HDL

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基于Verilog HDL的CAN總線控制器設(shè)計(jì)

在此利用Verilog HDL設(shè)計(jì)了一款CAN總線控制器，首先根據(jù)協(xié)議把整個(gè)CAN總線控制器劃分為接口邏輯管理、寄存器邏輯和CAN核心模塊3個(gè)模塊，然后用Verilog HDL硬件描述語(yǔ)言設(shè)計(jì)了各個(gè)功能模塊，并使用Mod

單片機(jī)
2018-05-29

hdl verilog 總線控制器
嵌入式存儲(chǔ)器的設(shè)計(jì)方法和策略

隨著集成電路制造工藝水平的提高，半導(dǎo)體芯片上可以集成更多的功能，為了讓產(chǎn)品有別于競(jìng)爭(zhēng)對(duì)手的產(chǎn)品特性，在ASIC上集成存儲(chǔ)器可以降低成本和功耗、改善性能、增加系統(tǒng)級(jí)芯

嵌入式硬件
2017-06-25

存儲(chǔ)器嵌入式存儲(chǔ)技術(shù) hdl
Verilog HDL 模塊和端口以及門級(jí)建模

模塊定義以關(guān)鍵字module開(kāi)始，模塊名、端口列表、端口聲明和可選的參數(shù)聲明必須出現(xiàn)在其他部分的前面，模塊內(nèi)部5個(gè)組成部分：變量聲明、數(shù)據(jù)流語(yǔ)句、底層模塊實(shí)例、行為語(yǔ)句塊以及任務(wù)和函數(shù)。

電子設(shè)計(jì)自動(dòng)化
2017-02-15

建模端口 hdl verilog
MathWorks發(fā)布HDL Verifier中的新功能

近日，MathWorks發(fā)布了DL Verifier中的新功能，用來(lái)加快 FPGA 在環(huán)(FIL)驗(yàn)證，利用新的功能，可以更快地與 FPGA 板通信，實(shí)現(xiàn)更高的仿真時(shí)鐘頻率

電子設(shè)計(jì)自動(dòng)化
2016-12-21

verifier fpgi fil hdl
MathWorks加快 FPGA 在環(huán)驗(yàn)證

MathWorks今日發(fā)布了HDL Verifier中的新功能，用來(lái)加快 FPGA 在環(huán)(FIL)驗(yàn)證。利用新的 FIL 功能，可以更快地與 FPGA 板通信，實(shí)現(xiàn)更高的仿真時(shí)鐘頻率。

模擬
2016-12-15

FPGA mathworks verifier hdl
嵌入式存儲(chǔ)器的設(shè)計(jì)方法和策略

隨著集成電路制造工藝水平的提高，半導(dǎo)體芯片上可以集成更多的功能，為了讓產(chǎn)品有別于競(jìng)爭(zhēng)對(duì)手的產(chǎn)品特性，在ASIC上集成存儲(chǔ)器可以降低成本和功耗、改善性能、增加系統(tǒng)級(jí)芯

嵌入式硬件
2016-08-24

存儲(chǔ)器嵌入式驅(qū)動(dòng)開(kāi)發(fā) hdl
優(yōu)派PJD7831HDL驚艷問(wèn)世，盡顯無(wú)線高清大視界

全球視訊領(lǐng)導(dǎo)品牌美國(guó)優(yōu)派(ViewSonic)公司正式推出LightStream光艦投影機(jī)新品PJD7831HDL，以1080p全高清畫(huà)質(zhì)，呈現(xiàn)豐富細(xì)膩的驚艷超炫彩影像，引領(lǐng)商教用戶無(wú)線接入曼妙絕倫

嵌入式動(dòng)態(tài)
2015-12-24

無(wú)線影像 NI HDL
基于Verilog HDL的SVPWM算法的設(shè)計(jì)與仿真

摘要：空間矢量脈寬調(diào)制算法是電壓型逆變器控制方面的研究熱點(diǎn)，廣泛應(yīng)用于三相電力系統(tǒng)中?；谟布腇PGA/CPLD芯片能滿足該算法對(duì)處理速度、實(shí)時(shí)性、可靠性較高的要求，本文利用Verilog HDL實(shí)現(xiàn)空間矢量脈寬調(diào)制算

模擬
2015-11-23

仿真 HDL VERILOG SVPWM算法
基于Verilog HDL的SPWM全數(shù)字算法的FPGA實(shí)現(xiàn)

隨著信號(hào)處理技術(shù)及集成電路制造工藝的不斷發(fā)展，全數(shù)字化SPWM(正弦脈寬調(diào)制)算法在調(diào)速領(lǐng)域越來(lái)越受到青睞。實(shí)現(xiàn)SPWM控制算法的方法很多，其中模擬比較法因電路復(fù)雜、且不

數(shù)字電源
2015-11-19

全數(shù)字 SPWM HDL VERILOG
MathWorks 引入像素流處理算法

新的 Vision HDL Toolbox 縮短了從概念到設(shè)計(jì)的周期，并能在開(kāi)發(fā)流程早期發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤21ic訊 MathWorks今日宣布引入 Vision HDL Toolbox，該款新產(chǎn)品現(xiàn)已在該公司的 Release 2015a 中推出。Vision HDL Toolbox 為在

電子設(shè)計(jì)自動(dòng)化
2015-05-08

mathworks matlab simulink vision toolbox hdl
嵌入式存儲(chǔ)器的設(shè)計(jì)方法和策略

隨著集成電路制造工藝水平的提高，半導(dǎo)體芯片上可以集成更多的功能，為了讓產(chǎn)品有別于競(jìng)爭(zhēng)對(duì)手的產(chǎn)品特性，在ASIC上集成存儲(chǔ)器可以降低成本和功耗、改善性能、增加系統(tǒng)級(jí)芯

嵌入式硬件
2015-03-17

存儲(chǔ)器嵌入式存儲(chǔ)技術(shù) hdl
基于FPGA的高速長(zhǎng)線陣CCD驅(qū)動(dòng)電路

高速長(zhǎng)線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢(shì)，廣泛應(yīng)用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。而CCD驅(qū)動(dòng)電路設(shè)計(jì)是CCD正常工作的關(guān)鍵問(wèn)題之一，CCD驅(qū)動(dòng)信號(hào)時(shí)序是一組相位要求嚴(yán)格的脈沖信號(hào)，只有時(shí)序信

電子設(shè)計(jì)自動(dòng)化
2015-02-09

FPGA ccd 線陣 hdl verilog
Verilog HDL設(shè)計(jì)進(jìn)階：有限狀態(tài)機(jī)的設(shè)計(jì)原理及其代碼風(fēng)格

由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL 和VHDL的語(yǔ)法只是它們各自語(yǔ)言的一個(gè)子集。又由于HDL的可綜合性研究近年來(lái)非常活躍，可綜合子集的國(guó)際標(biāo)準(zhǔn)目前尚未最后形

電子設(shè)計(jì)自動(dòng)化
2013-08-27

代碼有限狀態(tài)機(jī) HDL VERILOG
Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)—函數(shù)（function）

函數(shù)的目的是返回一個(gè)用于表達(dá)式的值。 1．函數(shù)定義語(yǔ)法function <返回值的類型或范圍> (函數(shù)名); <端口說(shuō)明語(yǔ)句> <變量類型說(shuō)明語(yǔ)句> begin <語(yǔ)句> ... end endfunction 請(qǐng)注

電子設(shè)計(jì)自動(dòng)化
2013-08-27

函數(shù) HDL FUNCTION VERILOG
Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)—任務(wù)（TASK）

如果傳給任務(wù)的變量值和任務(wù)完成后接收結(jié)果的變量已定義，就可以用一條語(yǔ)句啟動(dòng)任務(wù)。任務(wù)完成以后控制就傳回啟動(dòng)過(guò)程。如任務(wù)內(nèi)部有定時(shí)控制，則啟動(dòng)的時(shí)間可以與控制返回的時(shí)間不同。任務(wù)可以啟動(dòng)其他的任務(wù)，其他

電子設(shè)計(jì)自動(dòng)化
2013-08-27

HDL BSP AMBE VERILOG
Verilog HDL硬件描述語(yǔ)言：task和function說(shuō)明語(yǔ)句的區(qū)別

task和function說(shuō)明語(yǔ)句的區(qū)別task和function說(shuō)明語(yǔ)句分別用來(lái)定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個(gè)很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號(hào)的值可以傳入或傳出任務(wù)和函

電子設(shè)計(jì)自動(dòng)化
2013-08-27

硬件描述語(yǔ)言 HDL FUNCTION VERILOG
verilog HDL基礎(chǔ)教程之：實(shí)例3 數(shù)字跑表

實(shí)例的內(nèi)容及目標(biāo)1.實(shí)例的主要內(nèi)容本節(jié)通過(guò)Verilog HDL語(yǔ)言編寫一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的數(shù)字跑表，可以實(shí)現(xiàn)一個(gè)小時(shí)以內(nèi)精確至百分之一秒的計(jì)時(shí)。數(shù)字跑表的顯示可以通過(guò)編寫數(shù)碼管顯示程序來(lái)

電子設(shè)計(jì)自動(dòng)化
2013-08-23

數(shù)字跑表 HDL BSP VERILOG
Verilog HDL基礎(chǔ)教程之：時(shí)序邏輯電路

在Verilog HDL語(yǔ)言中，時(shí)序邏輯電路使用always語(yǔ)句塊來(lái)實(shí)現(xiàn)。例如，實(shí)現(xiàn)一個(gè)帶有異步復(fù)位信號(hào)的D觸發(fā)器如下。例1：帶異步復(fù)位的D觸發(fā)器1。wire Din;wire clock,rst;reg Dout;always @ （posedge clock or negedge rs

電子設(shè)計(jì)自動(dòng)化
2013-08-23

時(shí)序邏輯電路 HDL BSP VERILOG
Verilog HDL基礎(chǔ)教程之：賦值語(yǔ)句和塊語(yǔ)句

非阻塞賦值和阻塞賦值在Verilog HDL語(yǔ)言中，信號(hào)有兩種賦值方式：非阻塞(Non_Blocking)賦值方式和阻塞(Blocking)賦值方式。(1)非阻塞賦值方式。典型語(yǔ)句：b <= a;① 塊結(jié)束后才完成賦值操作。② b的值并不是立刻就改

電子設(shè)計(jì)自動(dòng)化
2013-08-23

HDL BSP VERILOG 阻塞賦值
Verilog HDL基礎(chǔ)教程之：數(shù)據(jù)類型和運(yùn)算符

常用數(shù)據(jù)類型Verilog HDL中總共有19種數(shù)據(jù)類型，數(shù)據(jù)類型是用來(lái)表示數(shù)字電路硬件中的數(shù)據(jù)儲(chǔ)存和傳送元素的。在本書(shū)中，我們先只介紹4個(gè)最基本的數(shù)據(jù)類型，它們分別是：reg型，wire型，integer型和parameter型。其他

電子設(shè)計(jì)自動(dòng)化
2013-08-23

數(shù)據(jù)類型運(yùn)算符 HDL VERILOG

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基于Verilog HDL的CAN總線控制器設(shè)計(jì)

嵌入式存儲(chǔ)器的設(shè)計(jì)方法和策略

Verilog HDL 模塊和端口以及門級(jí)建模

MathWorks發(fā)布HDL Verifier中的新功能

MathWorks加快 FPGA 在環(huán)驗(yàn)證

嵌入式存儲(chǔ)器的設(shè)計(jì)方法和策略

優(yōu)派PJD7831HDL驚艷問(wèn)世，盡顯無(wú)線高清大視界

基于Verilog HDL的SVPWM算法的設(shè)計(jì)與仿真

基于Verilog HDL的SPWM全數(shù)字算法的FPGA實(shí)現(xiàn)

MathWorks 引入像素流處理算法

嵌入式存儲(chǔ)器的設(shè)計(jì)方法和策略

基于FPGA的高速長(zhǎng)線陣CCD驅(qū)動(dòng)電路

Verilog HDL設(shè)計(jì)進(jìn)階：有限狀態(tài)機(jī)的設(shè)計(jì)原理及其代碼風(fēng)格

Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)—函數(shù)（function）

Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)—任務(wù)（TASK）

Verilog HDL硬件描述語(yǔ)言：task和function說(shuō)明語(yǔ)句的區(qū)別

verilog HDL基礎(chǔ)教程之：實(shí)例3 數(shù)字跑表

Verilog HDL基礎(chǔ)教程之：時(shí)序邏輯電路

Verilog HDL基礎(chǔ)教程之：賦值語(yǔ)句和塊語(yǔ)句

Verilog HDL基礎(chǔ)教程之：數(shù)據(jù)類型和運(yùn)算符

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