FPGA
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基于FPGA和ADSP的數(shù)字波束形成技術(shù)的工程實(shí)現(xiàn)
數(shù)字波束形成技術(shù)充分利用陣列天線所獲取的空間信息，通過(guò)信號(hào)處理技術(shù)使波束獲得超分辨率和低副瓣的性能，實(shí)現(xiàn)了波束的掃描、目標(biāo)的跟蹤以及空間干擾信號(hào)的零陷，因而數(shù)字波束形成技術(shù)在雷達(dá)信號(hào)處理、通信信號(hào)處理以及電子對(duì)抗系統(tǒng)中得到了廣泛的應(yīng)用。數(shù)字波束形成是把陣列天線輸出的信號(hào)進(jìn)行AD采樣數(shù)字化后送到數(shù)字波束形成器的處理單元，完成對(duì)各路信號(hào)的復(fù)加權(quán)處理，形成所需的波束信號(hào)。只要信號(hào)處理的速度足夠快，就可以產(chǎn)生不同指向的波束。由于數(shù)字波束形成一般是通過(guò)DSP或FPGA用軟件實(shí)現(xiàn)的，所以具有很高的靈活性和可擴(kuò)展性。本文主要介紹了一個(gè)自適應(yīng)波束形成器的原理及其實(shí)現(xiàn)方法，結(jié)合當(dāng)今最先進(jìn)的可編程芯片，包括數(shù)字信號(hào)處理器(DSP)，現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)實(shí)現(xiàn)了數(shù)字波束形成，適用于如3坐標(biāo)雷達(dá)系統(tǒng)等復(fù)雜陣列信號(hào)處理系統(tǒng)。其研制成果已應(yīng)用在多部相控陣?yán)走_(dá)中，縮小了我國(guó)在這個(gè)領(lǐng)域與其他國(guó)家之間的差距，具有重要的經(jīng)濟(jì)意義和軍事意義。
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FPGA協(xié)處理器的優(yōu)勢(shì)
傳統(tǒng)的、基于通用DSP處理器并運(yùn)行由C語(yǔ)言開發(fā)的算法的高性能DSP平臺(tái)，正在朝著使用FPGA預(yù)處理器和/或協(xié)處理器的方向發(fā)展。這一最新發(fā)展能夠?yàn)楫a(chǎn)品提供巨大的性能、功耗和成本優(yōu)勢(shì)。
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FPGA協(xié)處理器的優(yōu)勢(shì)
FPGA協(xié)處理器的優(yōu)勢(shì)
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基于FPGA和ADSP的數(shù)字波束形成技術(shù)的工程實(shí)現(xiàn)
數(shù)字波束形成技術(shù)充分利用陣列天線所獲取的空間信息，通過(guò)信號(hào)處理技術(shù)使波束獲得超分辨率和低副瓣的性能，實(shí)現(xiàn)了波束的掃描、目標(biāo)的跟蹤以及空間干擾信號(hào)的零陷，因而數(shù)字波束形成技術(shù)在雷達(dá)信號(hào)處理、通信信號(hào)處理以及電子對(duì)抗系統(tǒng)中得到了廣泛的應(yīng)用。數(shù)字波束形成是把陣列天線輸出的信號(hào)進(jìn)行AD采樣數(shù)字化后送到數(shù)字波束形成器的處理單元，完成對(duì)各路信號(hào)的復(fù)加權(quán)處理，形成所需的波束信號(hào)。只要信號(hào)處理的速度足夠快，就可以產(chǎn)生不同指向的波束。由于數(shù)字波束形成一般是通過(guò)DSP或FPGA用軟件實(shí)現(xiàn)的，所以具有很高的靈活性和可擴(kuò)展性。本
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利用視頻套件加速FPGA上的視頻開發(fā)
隨著下一代視頻壓縮標(biāo)準(zhǔn)問(wèn)世，行業(yè)從基本視頻處理向更復(fù)雜的集成處理解決方案轉(zhuǎn)移，這使得系統(tǒng)的要求超越了獨(dú)立DSP力所能及的視頻性能。FPGA以不到30美元的價(jià)格提供20GMACs以上的DSP性能，從而為成本敏感型軍事、汽車、醫(yī)療、消費(fèi)、工業(yè)和安全應(yīng)用填補(bǔ)了這一空白。只有FPGA能夠?yàn)檎锥藢?duì)端視頻解決方案提供邏輯、嵌入式處理、OS支持和驅(qū)動(dòng)器。
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利用視頻套件加速FPGA上的視頻開發(fā)
利用視頻套件加速FPGA上的視頻開發(fā)
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基于FPGA的多路數(shù)字量采集模塊設(shè)計(jì)
測(cè)控系統(tǒng)常常需要處理所采集到的各種數(shù)字量信號(hào)。通常測(cè)控系統(tǒng)采用通用MCU完成系統(tǒng)任務(wù)。但當(dāng)系統(tǒng)中采集信號(hào)量較多時(shí)，僅依靠MCU則難以完成系統(tǒng)任務(wù)。針對(duì)這一問(wèn)題，提出一種基于FPGA技術(shù)的多路數(shù)字量采集模塊。利用FPGA的I／O端口數(shù)多且可編程設(shè)置的特點(diǎn)，配以VHDL編寫的FPGA內(nèi)部邏輯，實(shí)現(xiàn)采集多路數(shù)字量信號(hào)。
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基于FPGA的迭代層析重建中的小數(shù)處理方法
發(fā)射光譜層析(EST)技術(shù)是一種不干擾原待測(cè)場(chǎng)分布的測(cè)量診斷技術(shù)，他在熱物理量測(cè)試、等離子體診斷等方面顯示出了極大的優(yōu)越性，尤其是在場(chǎng)分布測(cè)量方面，幾乎是其他方法不可替代的，是測(cè)量三維流場(chǎng)內(nèi)部物理量分布的一種常用方法。 傳統(tǒng)的層析重建技術(shù)，通常是利用軟件編程在計(jì)算機(jī)上直接完成，這要花費(fèi)很長(zhǎng)的時(shí)間，無(wú)法滿足實(shí)時(shí)重建時(shí)對(duì)速度的要求，現(xiàn)在已有研究者開始著手研究在硬件(例如FPGA和DSP)上來(lái)實(shí)現(xiàn)層析重建技術(shù)，例如：在FPGA上實(shí)現(xiàn)ART算法。但是，由于ART算法在重建圖像時(shí)對(duì)噪聲的抑制能力較差，迭代格式
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基于FPGA的迭代層析重建中的小數(shù)處理方法
基于FPGA的迭代層析重建中的小數(shù)處理方法
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基于FPGA的數(shù)字電視信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)
基于FPGA的數(shù)字電視信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)
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集成XA FPGA和IP的解決方案（Xilinx）
賽靈思公司（Xilinx, Inc）推出一款集成了賽靈思汽車（XA）現(xiàn)場(chǎng)可編程門陣列（FPGA）和知識(shí)產(chǎn)權(quán)（IP）的解決方案。
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集成XA FPGA和IP的解決方案（Xilinx）
集成XA FPGA和IP的解決方案（Xilinx）
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FPGA系統(tǒng)的供電要求和最新DC/DC穩(wěn)壓器解決方案
隨著FPGA制造工藝尺寸持續(xù)縮小、設(shè)計(jì)配置更加靈活，以及采用FPGA的系統(tǒng)的不斷發(fā)展，原來(lái)只采用微處理器和ASIC的應(yīng)用現(xiàn)在也可以用FPGA來(lái)實(shí)現(xiàn)了。最近FPGA供應(yīng)商推出的新型可編程器件進(jìn)一步縮小了FPGA和ASIC之間的性能差別。盡管這類器件的可配置性對(duì)設(shè)計(jì)工程師很有吸引力，但使用這些器件所涉及的復(fù)雜設(shè)計(jì)規(guī)則和接口協(xié)議，要求設(shè)計(jì)工程師經(jīng)過(guò)全面的培訓(xùn)，并需要進(jìn)行參考設(shè)計(jì)評(píng)估、設(shè)計(jì)仿真和驗(yàn)證工作。另一方面，F(xiàn)PGA應(yīng)用中非常復(fù)雜的模擬設(shè)計(jì)，例如用于內(nèi)核、I/O、存儲(chǔ)器、時(shí)鐘和其它電壓軌的DC/DC穩(wěn)壓器，
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FPGA系統(tǒng)的供電要求和最新DC/DC穩(wěn)壓器解決方案
隨著FPGA制造工藝尺寸持續(xù)縮小、設(shè)計(jì)配置更加靈活，以及采用FPGA的系統(tǒng)的不斷發(fā)展，原來(lái)只采用微處理器和ASIC的應(yīng)用現(xiàn)在也可以用FPGA來(lái)實(shí)現(xiàn)了。最近FPGA供應(yīng)商推出的新型可編程器件進(jìn)一步縮小了FPGA和ASIC之間的性能差別。盡管這類器件的可配置性對(duì)設(shè)計(jì)工程師很有吸引力，但使用這些器件所涉及的復(fù)雜設(shè)計(jì)規(guī)則和接口協(xié)議，要求設(shè)計(jì)工程師經(jīng)過(guò)全面的培訓(xùn)，并需要進(jìn)行參考設(shè)計(jì)評(píng)估、設(shè)計(jì)仿真和驗(yàn)證工作。另一方面，F(xiàn)PGA應(yīng)用中非常復(fù)雜的模擬設(shè)計(jì)，例如用于內(nèi)核、I/O、存儲(chǔ)器、時(shí)鐘和其它電壓軌的DC/DC穩(wěn)壓器，
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FPGA系統(tǒng)的供電要求和最新DC/DC穩(wěn)壓器解決方案
FPGA系統(tǒng)的供電要求和最新DC/DC穩(wěn)壓器解決方案
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基于ARM的可定制MCU可承擔(dān)FPGA的工作
如今的產(chǎn)品生命周期可能短至六個(gè)月，因此在這種情況下要想取得定制ASIC的低成本、低功耗和高性能優(yōu)勢(shì)幾乎是不可能的。定制ASIC的設(shè)計(jì)周期通常要一年左右，這通常要比終端產(chǎn)品的生命周期還要長(zhǎng)。另外，標(biāo)準(zhǔn)單元ASIC還具有NRE費(fèi)用(非重復(fù)工程成本)，對(duì)于基本的0.13微米設(shè)計(jì)，該成本約為30萬(wàn)美元，而對(duì)于具有復(fù)雜IP內(nèi)容的90nm設(shè)計(jì)將超過(guò)100萬(wàn)美元。因而當(dāng)每年的批量小于10萬(wàn)片時(shí)，從經(jīng)濟(jì)角度看就不具有可行性。
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基于ARM的可定制MCU可承擔(dān)FPGA的工作
基于ARM的可定制MCU可承擔(dān)FPGA的工作
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FPGA+DSP實(shí)時(shí)三維圖像信息處理系統(tǒng)
一種基于高性能FPGA+DSP核心架構(gòu)的實(shí)時(shí)三維圖像信息處理系統(tǒng)。介紹了系統(tǒng)硬件結(jié)構(gòu)和數(shù)據(jù)處理流程，按模塊分析了硬件設(shè)計(jì)和邏輯連接，給出了圖像預(yù)處理和三維重建算法的硬件實(shí)現(xiàn)流程。
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基于FPGA的通用開關(guān)電源控制器硬件模擬開發(fā)平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)
設(shè)計(jì)了一套基于FPGA的通用離線開關(guān)電源硬件模擬開發(fā)平臺(tái)，并對(duì)此硬件開發(fā)平臺(tái)的硬件組成及工作原理進(jìn)行了分析。利用此硬件開發(fā)平臺(tái)對(duì)開關(guān)電源控制器進(jìn)行硬件模擬，可以彌補(bǔ)控制芯片設(shè)計(jì)過(guò)程中軟件仿真的不足，大大縮短控制芯片開發(fā)周期。
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FPGA+DSP實(shí)時(shí)三維圖像信息處理系統(tǒng)
一種基于高性能FPGA+DSP核心架構(gòu)的實(shí)時(shí)三維圖像信息處理系統(tǒng)。介紹了系統(tǒng)硬件結(jié)構(gòu)和數(shù)據(jù)處理流程，按模塊分析了硬件設(shè)計(jì)和邏輯連接，給出了圖像預(yù)處理和三維重建算法的硬件實(shí)現(xiàn)流程。
