電路
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EDA中的整個(gè)電路系統(tǒng)的VHDL源程序
整個(gè)電路系統(tǒng)的VHDL源程序 來(lái)源:ks990次
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EDA中的搶答鑒別電路QDJB的VHDL源程序
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EDA中的計(jì)分器電路JFQ的VHDL源程序
計(jì)分器電路JFQ的VHDL源程序 來(lái)源:ks990次
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EDA中的計(jì)時(shí)器電路JSQ的VHDL源程序
計(jì)時(shí)器電路JSQ的VHDL源程序 來(lái)源:ks990次
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EDA中的譯碼器電路YMQ的VHDL源程序
譯碼器電路YMQ的VHDL源程序 來(lái)源:ks990次
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EDA中的密碼鎖榆人電路的設(shè)計(jì)
如圖是電子密碼鎖的輸入電路框圖，由鍵盤掃描電路、彈跳消除電路、鍵盤譯碼電路、按鍵數(shù)據(jù)緩存器，加上外接的一個(gè)3×4矩陣式鍵盤組成。 如圖 密碼鎖的輸入電路框圖來(lái)源:ks990次
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EDA中的密碼鎖輸入電路各主要功能模塊的設(shè)計(jì)
1）時(shí)序產(chǎn)生電路 本時(shí)序產(chǎn)生電路中使用了三種不同頻率的工作脈沖波形：系統(tǒng)時(shí)鐘脈沖（它是系統(tǒng)內(nèi)部所有時(shí)鐘脈沖的源頭，且其頻率最高）、彈跳消除取樣信號(hào)、鍵盤掃描信號(hào)。 當(dāng)一個(gè)系統(tǒng)中需使用多種操作頻率的脈沖波形
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信號(hào)整形電路的設(shè)計(jì)
最簡(jiǎn)單的信號(hào)整形電路就是一個(gè)單門限電壓比較器（如圖1 所示），當(dāng)輸入信號(hào)每通過(guò)一次零時(shí)觸發(fā)器的輸出就要產(chǎn)生一次突然的變化。當(dāng)輸入正弦波時(shí)，每過(guò)一次零，比較器的輸出端將產(chǎn)生一次電壓跳變，它的正負(fù)向幅度均受
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數(shù)據(jù)顯示電路的設(shè)計(jì)
整個(gè)系統(tǒng)硬件電路中，單片機(jī)MCU與FPGA進(jìn)行數(shù)據(jù)交換占用了PO口、Pl口和P3口，因此數(shù)據(jù)顯示電路的設(shè)計(jì)采用靜態(tài)顯示的方式，顯示電路由8個(gè)共陽(yáng)極七段數(shù)碼管和8片1位串入8位并出的74LS164芯片組成。這種顯示方式不僅可以
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基于S3C2440嵌入式系統(tǒng)的以太網(wǎng)接口電路設(shè)計(jì)方案
文章主要介紹了一個(gè)基于三星ARM9芯片S3C2440嵌入式系統(tǒng)的以太網(wǎng)接口電路設(shè)計(jì)方案，采用了工業(yè)級(jí)以太網(wǎng)控制器DM9000AEP成功實(shí)現(xiàn)了嵌入式系統(tǒng)網(wǎng)絡(luò)數(shù)據(jù)交換。論文在重點(diǎn)闡述了網(wǎng)絡(luò)接口電路基礎(chǔ)之上，對(duì)W
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EDA中的鍵盤輸入去抖電路的VHDL源程序
鍵盤輸入去抖電路的VHDL源程序 注：為便于仿真時(shí)觀察有關(guān)中間結(jié)果，程序中增加了一些觀測(cè)點(diǎn)的輸出，調(diào)試好后程序中的相應(yīng)語(yǔ)旬應(yīng)注釋掉或作相應(yīng)修改。來(lái)源:ks990次
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EDA中的密碼鎖輸人電路的VHDL源程序
密碼鎖輸人電路的VHDL源程序 來(lái)源:ks990次
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EDA中的鍵盤輸入去抖電路的仿真
如圖為鍵盤輸入去抖電路的仿真結(jié)果圖，圖中的輸出信號(hào)QQ0，QQ1，D_0UT1，DD0,DD1是為便于仿真時(shí)觀察中間結(jié)果而增加的觀測(cè)點(diǎn)的輸出，調(diào)試好后程序中的相應(yīng)語(yǔ)句應(yīng)注釋掉。由圖上可以看出，原來(lái)的彈跳現(xiàn)象經(jīng)過(guò)鍵盤輸入去
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FPGA數(shù)據(jù)采集電路仿真圖
圖1 是FPGA數(shù)據(jù)采集電路VHDL程序設(shè)計(jì)仿真圖。請(qǐng)讀者自己對(duì)照程序進(jìn)行仿真分析。 圖1 FPGA數(shù)據(jù)采集電路仿真圖 歡迎轉(zhuǎn)載,信息來(lái)自維庫(kù)電子市場(chǎng)網(wǎng)（www.dzsc.com）來(lái)源:ks991次
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系統(tǒng)的硬件驗(yàn)證/單元電路的調(diào)試
FPGA/CPLD數(shù)據(jù)采集電路的調(diào)試：使用MAX＋plus Ⅱ 10.0、計(jì)算機(jī)、GW48－CK EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)等軟件和設(shè)備，對(duì)FPGA/CPLD壩刂控電路進(jìn)行VHDL程序的調(diào)試、有關(guān)仿真以及編程下載，硬件測(cè)試等。 單片機(jī)數(shù)據(jù)處理控制程序的調(diào)
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EDA中的密碼鎖輸入電路的仿真
如圖為密碼鎖輸入電路的仿真結(jié)果圖，圖中的輸出信號(hào)CLK_SCAN，C_DEBOUNCE是為便于仿真時(shí)觀察中間結(jié)果而增加的觀測(cè)點(diǎn)的輸出，調(diào)試好后程序中的相應(yīng)語(yǔ)句應(yīng)注釋掉。 如圖 密碼鎖輸入電路仿真結(jié)果圖 為便于觀測(cè)有關(guān)結(jié)果
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EDA中的系統(tǒng)總體組裝電路的有關(guān)仿真
這里只給出了交通燈控制器的仿真圖，如圖1、圖2所示。 如圖1 JTDKZ，VHD的仿真圖（全局結(jié)果） 如圖2 JTDKZ VHD的仿真圖（局部結(jié)果） 從如圖1和如圖2可知，JTDKZ.VHD的設(shè)計(jì)是正確的。其他程序請(qǐng)讀者自已進(jìn)行仿真和分
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EDA中的綜合計(jì)時(shí)電路的設(shè)計(jì)
根據(jù)系統(tǒng)的設(shè)計(jì)要求，綜合計(jì)時(shí)電路可分為計(jì)秒電路、計(jì)分電路、計(jì)時(shí)電路、計(jì)星期電路、計(jì)日電路、計(jì)月電路、計(jì)年電路等7個(gè)子模塊，這7個(gè)子模塊必須都具有預(yù)置、計(jì)數(shù)和進(jìn)位功能，設(shè)計(jì)思想如下： （1）計(jì)秒電路：以直接
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EDA中的綜合計(jì)時(shí)電路的系統(tǒng)設(shè)計(jì)要求
設(shè)計(jì)一個(gè)綜合性的計(jì)時(shí)系統(tǒng)，要求能實(shí)現(xiàn)年、月、日、時(shí)、分、秒及星期的計(jì)數(shù)等綜合計(jì)時(shí)功能，同時(shí)將計(jì)時(shí)結(jié)果通過(guò)15個(gè)七段數(shù)碼管顯示，并且可通過(guò)兩個(gè)設(shè)置鍵，對(duì)計(jì)時(shí)系統(tǒng)的有關(guān)參數(shù)進(jìn)行調(diào)整。具體系統(tǒng)功能面板如圖所示
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EDA中的綜合計(jì)時(shí)電路的顯示控制電路的設(shè)計(jì)
本設(shè)計(jì)顯示需要使用的是15個(gè)七段顯示數(shù)碼管。在計(jì)時(shí)結(jié)果顯示電路中，七段數(shù)碼管顯示部分是一個(gè)不容忽視的環(huán)節(jié)，如若處理不得當(dāng)，可能引起系統(tǒng)功率過(guò)大，產(chǎn)生散熱問(wèn)題，嚴(yán)重時(shí)甚至?xí)?dǎo)致系統(tǒng)的燒毀。為了解決好以上問(wèn)
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