進程間通訊之信號

智能手機MIPI信號簡析

隨著智能手機攝像頭像素越來越高，同時要求高的傳輸速度，傳統(tǒng)的并口傳輸越來越受到挑戰(zhàn)。提高并口傳輸?shù)妮敵鰰r鐘是一個辦法，但會導致系統(tǒng)的EMC設計變得越來困難；增加傳輸線的位數(shù)是，但是這又不符合小型化的趨勢。

高速PCB設計之差分信號簡析

在進行高速電路設計時，經(jīng)常會遇到差分對的走線設計，這主要源于差分走線的如下優(yōu)勢：1、抗干擾能力強，接收端只關心兩信號差值，外界的共模噪聲可完全抵消（對內干擾）。2、有效抑制EMI，由于兩信號線極性相反，通過

PCB高速信號阻抗簡析

利用IBIS模型完善信號完整性計算和PCB設計

　　本文是關于在印刷電路板 （PCB） 開發(fā)階段使用數(shù)字輸入/輸出緩沖信息規(guī)范 （IBIS） 模擬模型的文章。本文將介紹如何使用一個 IBIS 模型來提取一些重要的變量，用于信號完整性計算和確定 PCB 設計解決方案。請注意

混合信號電路PCB設計一

摘要：混合信號電路PCB設計很復雜，元器件的布局、布線以及電源和地線的處理將直接影響到電路性能和電磁兼容性能。本文介紹的地和電源的分區(qū)設計能優(yōu)化混合信號電路的性能。 如何降低數(shù)字信號和模擬信號間的相互干擾

PCB差分信號設計中的幾個誤區(qū)

對于PCB工程師來說，最關注的還是如何確保在實際走線中能完全發(fā)揮差分走線的這些優(yōu)勢。也許只要是接觸過PCB Layout的人都會了解差分走線的一般要求，那就是“等長、等距”。等長是為了保證兩個差分信號時刻保持相反極

FPGA的GTP信號PCB布線要點

千兆位級串行I/O技術有著極其出色的優(yōu)越性能，但這些優(yōu)越的性能是需要條件來保證的，即優(yōu)秀的信號完整性。例如，有個供應商報告說，他們第一次試圖將高速、千兆位級串行設計用于某種特定應用時，失敗率為90%。為了提

PCB高速信號

英特爾的創(chuàng)始人之一摩爾曾經(jīng)預測：每隔18個月計算機的性能將翻倍，歷史證明了這個預測。衡量計算機性能指標的一個重要指標就是處理器芯片的時鐘頻率，如圖所示說明了英特爾處理器時鐘頻率的發(fā)展趨勢：大約每兩年時鐘

PCB抄板信號隔離技術的主要應用

ＰＣＢ抄板信號隔離技術是使數(shù)字或模擬信號在發(fā)送時不存在穿越發(fā)送和接收端之間屏障的電流連接。這允許發(fā)送和接收端外的地或基準電平之差值可以高達幾千伏，并且防止可能損害信號的不同地電位之間的環(huán)路電流，主要應

信號完整性研究：理解臨界長度

示波器如何避免檢測到來自探頭外殼電流的信號

示波器探頭都有兩根導線，一根用于連接測試電路與示波器的垂直放大器（稱為傳感線）另一根用于連接示波器機殼地和本地電路的數(shù)字邏輯地（稱為屏蔽線）。通常，我們只需要考慮示波器對傳感線電壓的響應。這一節(jié)里分析

FPGA開發(fā)板設計中的信號完整性分析

FPGA在雷達信號模擬器中的應用

PCB設計信號隔離技術

PCB信號隔離技術是使數(shù)字或模擬信號在發(fā)送時不存在穿越發(fā)送和接收端之間屏障的電流連接。這允許發(fā)送和接收端外的地或基準電平之差值可以高達幾千伏，并且防止可能損害信號的不同地電位之間的環(huán)路電流，主要應用在：（

PCB設計解惑-差分信號剖析（1）

驅動端發(fā)送兩個大小相等，方向相反的信號，接收端會有一個相減器，比較這兩信號的差值，來判斷邏輯位是 0或是 1，此即所謂的差分訊號[1]。 而下圖是實際 PCB差分走線[1]。Advantage 使用差分訊號的第一個好處，就是具

數(shù)字頻率信號校正的FPGA實現(xiàn)

信號完整性研究：信號上升時間與帶寬

利用高速數(shù)字分析儀和專用內存軟件調試更高速率 DDR 信號

內存廣泛應用于各種設備的單板。而隨著電子產品對數(shù)據(jù)吞吐量的不斷提高，內存也在更新?lián)Q 代，進一步提升了速率，如新一代內存 DDR4，數(shù)據(jù)信號速率達到了 3.2Gbps。更高速率的內存信號，不僅 JEDEC 規(guī)范

基于FPGA的QPSK及OQPSK信號調制和解調電路設計