新思科技(Synopsys)近日宣布，其與臺積公司合作推出針對臺積公司的高效能運算(High Performance Compute)平臺的創(chuàng)新技術(shù);這些新技術(shù)是由新思科技與臺積公司合作的7納米制程Galaxy™ 設(shè)計平臺的工具所提供。雙方共同開發(fā)的技術(shù)包括：通路銅柱(via pillar)、多源樹合成(TCS)和時鐘網(wǎng)格(clock mesh)，以及可配合關(guān)鍵網(wǎng)(critical net)上阻力及電阻的自動化總線布線等功能。在這些新科技的支持下，臺積公司與新思科技幫助芯片設(shè)計人員針對7納米制程進行了先進的高效能設(shè)計。

摘要：

• 新推出的創(chuàng)新科技含多項新的實施技術(shù)，包括Design Compiler® Graphical和IC Compiler™ II的通過銅柱優(yōu)化

• 新思科技專門為芯片設(shè)計人員打造了專屬流程，幫助他們在臺積公司的高效能運算平臺(TSMC HPC Platform)實現(xiàn)最佳設(shè)計成果

• 臺積公司與新思科技合力推出多項新技術(shù)，以解決高效能運算密集設(shè)計的挑戰(zhàn)

通路銅柱是一種透過減少通路電阻與提升電遷移的強度來提高效能的新技術(shù)。Design Compiler Graphical和IC Compiler II已將通路銅柱無縫融入其流程中，包括：在電路網(wǎng)表中插入通路銅柱、在虛擬繞線圖中模擬通路銅柱、通路銅柱的合理擺置(legalized placement)，以及支持通路銅柱的細部繞線、萃取(extraction)和時序。IC Compiler II的多源CTS和混合時鐘網(wǎng)格在關(guān)鍵網(wǎng)上插入通路銅柱之后，全局(global)與局部布線再調(diào)整訊號繞線，以插置通路銅柱。IC Compiler II可打造出高度定制化網(wǎng)格的低偏差與高效能的頻率設(shè)計，以及針對頻率進行自動H樹創(chuàng)建(H-tree creation)。此外，IC Compiler II也可搭配關(guān)鍵網(wǎng)的阻力及電阻，進行自動化的總線布線，并且支持非預(yù)定義布線和允許使用者設(shè)定層寬度和間距。

新思科技設(shè)計事業(yè)群產(chǎn)品營銷副總裁Bijan Kiani表示：“新思科技在設(shè)計前端到物理實施的流程具備整合且專業(yè)的技術(shù)，而結(jié)合臺積公司頂尖的制程科技，開發(fā)出輔助高效能設(shè)計的創(chuàng)新技術(shù)。藉由這些創(chuàng)新技術(shù)，我們的共同客戶將可創(chuàng)造最先進的高效能設(shè)計。”

臺積公司設(shè)計基礎(chǔ)架構(gòu)營銷事業(yè)部資深協(xié)理Suk Lee指出：“臺積公司致力于協(xié)助半導(dǎo)體設(shè)計人員運用最新的制程科技來打造最快速的芯片，以符合現(xiàn)代芯片設(shè)計的高效能要求。因此，我們與新思科技密切合作，共同針對臺積公司的HPC平臺推出基于ASIC的設(shè)計流程及方法論。”