微捷碼（Magma®）設計自動化有限公司日前推出了下一代集成電路（IC）實現解決方案——Talus® 1.2，它可顯著縮短片上系統(tǒng)（SoC）的設計周期。這款全新Talus系統(tǒng)讓工程師能夠結合運用串擾規(guī)避、高級片上變異（AOCV）和多模多角（MMMC）分析功能在大型設計或具有200-500個單元的電路模塊上實現每天100-150萬個單元的設計。Talus已通過了40納米節(jié)點芯片的驗證，目前應用于復雜的28納米設計。擁有這些最新的增強功能，Talus對于處理20及20納米以下工藝節(jié)點設計問題已有了萬全準備。

Talus 1.2通過利用更快速精確的布線、時序和提取技術及各種高級功能提供了更快5-6倍的設計周期，包括：
• Talus MX布線器（Talus MX Router）：提供增強的全局、追蹤和詳細布線功能以及貫穿整個流程的融合時序，去除了DRC違規(guī)。
• Talus MX時序器（Talus MX Timer）： 基于微捷碼下一代簽核時序分析技術，實現了更快速精確的時序分析。
• Talus MX提取器（Talus MX Extractor）：基于微捷碼最新的高速、多角提取技術，提供更快速精確的提取。
• 并發(fā)多模多角優(yōu)化（Concurrent MMMC optimization）：管理較傳統(tǒng)解決方案多5倍的時序情景，提供了10倍的運行時間改善。
• 高級片上變異（AOCV）：確保貫穿整個流程的緊密時序關聯。
• 串擾規(guī)避（Crosstalk Avoidance）– 在優(yōu)化和實現期間檢測并糾正串擾規(guī)避。

“我們通過微捷碼Talus 1.2平臺取得了豐碩的成果，這再次證明了我們選擇這款工具支持我們的復雜芯片項目需求這一決定的正確性，”Exar公司工程運營執(zhí)行副總裁兼首席技術官George Apostol表示。“對于我們的客戶來說，至為重要的是我們的器件必須在無瓶頸的前提下支持高水平的數據流量，這需要有效的布線。Talus 1.2已解決了許多物理設計問題，且布局布線運行時間較之前版本也有了很大改善，這使得我們能夠縮短開發(fā)周期并加快為客戶提供下一代器件的出貨時間以滿足動態(tài)市場需求。”

“正如所著手的設計的規(guī)模和復雜性都在提高，芯片設計團隊面臨的提高生產率的壓力也日益加重，”微捷碼設計實施業(yè)務部總經理Premal Buch表示。“據經濟學指出，設計團隊不可能按設計尺寸的增長比例擴大規(guī)模，設計周期也不能按設計尺寸的增長比例延長時間。為了提高生產率，工具必須提供更大的容量和更短的設計周期，同時還要讓設計師能夠在SoC設計中提高性能和降低功耗。Talus 1.2就是這樣一款工具，它可為下一代28及28納米以下工藝節(jié)點IC設計提供最短的設計周期、最高的容量及最好的結果質量。”

Talus 1.2：更縮的設計周期、卓越的設計結果
Talus 1.2的關鍵實現技術包括了全新的Talus MX時序和提取引擎。這些分析引擎以微捷碼的下一代簽核時序器——Tekton™與簽核提取器——QCP™的底層技術為基礎，既快速精確又擁有顯著提高的容量，可貫穿應用于整個Talus 1.2的RTL-to-GDSII流程；它們通過提供AOCV、MMMC分析等新功能，確保了貫穿整個流程的時緊密時序關聯。當與Tekton和QCP結合使用時，Talus 1.2可在設計實現期間提供簽核級精度的分析，去除時序ECO，實現更快速的設計收斂。

對于28及28納米以下設計實現來說，設計中需要進行多種不同時序情景分析十分常見。微捷碼認為時序情景等于工藝角點數量x時序模式數量。多數解決方案在設計實現期間只提供5-8個時序情景的處理能力。Talus 1.2可在單臺設備上執(zhí)行并發(fā)MM/MC，能夠管理較傳統(tǒng)解決方案更多5倍的情景，同時還提供了10倍的運行時間改善。

Talus 1.2的全新布線技術可處理各種28及28納米以下布線問題，尤其是在這類工藝節(jié)點時串擾管理變得更加困難。若在流程結束、在最佳情況（best case）、在更高單元面積和更高漏電時進行串擾修復，那么時間上未免太遲了；若是最差情況（worst case）時進行，它又可能導致設計無法完成收斂。Talus1.2可貫穿整個實施流程地識別并控制串擾，以更少得多的時序意外情況提供更為融合的流程，從而可避免這種情況的發(fā)生。不同于其它方案，Talus1.2可在不增加面積和漏電的前提下提供更短得多的運行時間和更具魯棒性設計。

Talus 1.2對新技術的融合讓設計師能夠更快地提供更高性能的設計。例如：一家網絡公司能夠在僅兩天時間內，結合運應用全面CCS、MMMC和串擾分析功能實現一個200萬個單元級電路、10個簽核情景的40納米設計。