21ic訊 東芝公司今天宣布，該公司已經(jīng)開發(fā)出適用于低功耗微控制器備用RAM的極低泄漏65納米靜態(tài)隨機存儲器(XLL SRAM)，它可以實現(xiàn)從深度休眠模式快速喚醒。

2月11日東芝在舊金山舉行的2014年美國電氣和電子工程師協(xié)會(IEEE)國際固態(tài)電路會議上公布了這一進展。

可穿戴式設備、醫(yī)療保健工具和智能電表等低功耗系統(tǒng)對較長的電池放電時間存在強勁需求。降低這些系統(tǒng)所使用微控制器的功耗存在許多挑戰(zhàn)，隨著工藝的升級換代，即便是增加的泄漏電流也和正常功耗一樣成為需要解決的課題,因此減少RAM(待機期間可以保存數(shù)據(jù))中的泄漏電流尤為重要。

通常的微控制器可以通過深度休眠模式(待機電流小于1μA)降低功耗。但是，這使得通常的SRAM無法保存數(shù)據(jù)，因為SRAM需要遠高于1μA的待機電流。因此，當系統(tǒng)從深度休眠模式中喚醒時，重新載入數(shù)據(jù)需要花費較長時間。使用鐵電隨機存儲器(FRAM)作為備用RAM可以消除這一重新載入問題，但是FRAM的速度慢很多，比SRAM消耗更多功耗，并且需要更多工藝成本。

東芝已經(jīng)開發(fā)了一種泄漏率低于傳統(tǒng)SRAM千分之一的極低泄漏(XLL SRAM);當采用65納米工藝時每比特泄漏電流為27fA。這一水平低于采用65納米以上技術制造的SRAM的已發(fā)布數(shù)據(jù)。這種新的SRAM充電一次便可以在備用存儲器(容量約為100Kbyte)中保留數(shù)據(jù)超過10年時間。

采用最近的工藝技術制造的MOSFET擁有更高的柵漏、柵極感應漏極泄漏(GIDL)和溝道漏電。東芝已經(jīng)開發(fā)了一種低泄漏晶體管(擁有厚柵氧化層、長溝道和最佳源漏擴散分布)來減少這些泄漏因素，并將其部署于SRAM存儲單元。東芝已經(jīng)開發(fā)了幾種創(chuàng)新的減少泄漏電路。其中一種是將反向偏壓應用至存儲單元的NMOS的源偏壓電路，另一種電路在數(shù)據(jù)保存期間切斷了外圍電路的供給電壓。

低泄漏晶體管比傳統(tǒng)晶體管大，從而使整體單元區(qū)有所增大。在1.2V供給電壓條件下，東芝使單元尺寸較采用該設備的原始設計規(guī)則設計的區(qū)域降低了 20%。通常，大晶體管電路擁有更高的有功功耗。通過采用“四分之一陣列激活計劃”和“電荷分享分層位線”降功耗電路，東芝已經(jīng)抑制了這種有功功耗增加。

憑借極低的泄漏電流，讀取時間為7ns的SRAM擁有足夠快的速度，能夠用作低功耗微控制器的工作RAM和深度休眠模式時的備用RAM。由于系統(tǒng)無需重新載入數(shù)據(jù)，因此從深度睡眠喚醒的速度有所提高。

東芝計劃在2014年發(fā)布的產品中使用該RAM，并預計在未來的電池驅動產品中廣泛使用它。