Synopsys公司 與中國上海華虹NEC電子有限公司今天正式宣布，雙方針對華虹NEC 0.25微米芯片生產(chǎn)線，為共同的用戶一起開發(fā)并推出了新一代的參考設(shè)計流程，這一經(jīng)驗證的流程基于Synopsys Galaxy設(shè)計平臺和華虹NEC 的I/O和0.25微米標(biāo)準(zhǔn)單元庫。設(shè)計者可以從華虹NEC得到設(shè)計流程，而且馬上就能夠開始使用Synopsys基于頂級設(shè)計工具并經(jīng)過驗證的方法，從而幫助他們解決復(fù)雜片上系統(tǒng)（SoC）設(shè)計中時序收斂方面的挑戰(zhàn)，縮短設(shè)計周期，更快地達(dá)到量產(chǎn)。

    隨著中國IC產(chǎn)業(yè)的快速發(fā)展，IC設(shè)計廠商需要它們的Foundry廠商能夠達(dá)到高產(chǎn)能并擁有設(shè)計流程的靈活性。為滿足這些需求，華虹NEC決定與Synopsys提供專業(yè)化服務(wù)的業(yè)務(wù)部門攜手，開發(fā)新的參考設(shè)計流程，使雙方共同的客戶能夠從中獲益。
 
    這個已完成的RTL到GDSII的流程按照SoC設(shè)計的典型步驟，提供了分為三個階段的系統(tǒng)性方法。在第一階段——設(shè)計綜合階段，使用Design Compiler 和DFT Compiler生成設(shè)計的門級網(wǎng)表；在第二階段——設(shè)計實現(xiàn)階段，使用Astro 和Physical Compiler進(jìn)行布局和布線；在第三階段——設(shè)計優(yōu)化和認(rèn)可階段，在Star-RCXT的支持下，使用PrimeTime 進(jìn)行了考慮精確寄生效應(yīng)的時序分析，并使用設(shè)計優(yōu)化和芯片修整工具Astro實現(xiàn)時序收斂。最后，在華虹NEC進(jìn)行生產(chǎn)之前，使用物理驗證工具Hercules對整個設(shè)計的GDSII文件進(jìn)行驗證和認(rèn)可。

    Galaxy設(shè)計平臺是開放的、集成化的設(shè)計實現(xiàn)平臺，擁有諸多頂級水平的工具和知識產(chǎn)權(quán)，能夠完成先進(jìn)的半導(dǎo)體設(shè)計。通過與Synopsys業(yè)界領(lǐng)先的半導(dǎo)體實現(xiàn)工具和開放的Milkyway數(shù)據(jù)庫相銜接，Galaxy設(shè)計平臺將一致的時序、信號完整性分析 (SI) 、公共的庫、延遲計算、設(shè)計約束、 可測性和物理驗證等從RTL直到流片過程的諸多部分結(jié)為一體。

    用戶目前可以從華虹NEC的客戶負(fù)責(zé)人員那里獲得這一參考流程。該參考流程提供從RTL 到GDSII的完整解決方案，包括Synopsys的Design Compiler、DFT Compiler、Astro、Physical Compiler、PrimeTime、Star-RCXT和Hercules.