去年11月份，全球三大EDA工具軟件廠商巨頭之一的Mentor Graphics被西門子以45億美元現(xiàn)金方式收購，引起業(yè)內不少關注。今天，三大巨頭之一的Cadence發(fā)布了業(yè)界首款已通過產(chǎn)品流片的第三代并行仿真平臺Xcelium。然而，你是不是不知道EDA在IC設計中有多重要，你是不是對EDA行業(yè)及這三大EDA工具廠商還不夠了解?？赐暌韵聝热菽憔兔靼琢恕?/p>

■ Cadence發(fā)布新仿真平臺

今天， Cadence公司發(fā)布了業(yè)界首款已通過產(chǎn)品流片的第三代并行仿真平臺Xcelium??；诙嗪瞬⑿羞\算技術，Xcelium? 可以顯著縮短片上系統(tǒng)(SoC)面市時間。

較Cadence上一代仿真平臺，Xcelium? 單核版本性能平均可提高2倍，多核版本性能平均可提高5倍以上。Cadence?Xcelium仿真平臺已經(jīng)在移動、圖像、服務器、消費電子、物聯(lián)網(wǎng)(IoT)和汽車等多個領域的早期用戶中得到了成功應用，并通過產(chǎn)品流片驗證。

Cadence是一個專門從事電子設計自動化(EDA)的軟件公司，由SDA Systems和ECAD兩家公司于1988年兼并而成。是全球最大的電子設計技術(Electronic DesignTechnologies)、程序方案服務和設計服務供應商。其解決方案旨在提升和監(jiān)控半導體、計算機系統(tǒng)、網(wǎng)絡工程和電信設備、消費電子產(chǎn)品以及其它各類型電子產(chǎn)品的設計。

產(chǎn)品涵蓋了電子設計的整個流程，包括系統(tǒng)級設計，功能驗證，IC綜合及布局布線，模擬、混合信號及射頻IC設計，全定制集成電路設計，IC物理驗證，PCB設計和硬件仿真建模等。 其總部位于美國加州圣何塞(San Jose)，在全球各地設有銷售辦事處、設計及研發(fā)中心。2016年，Cadence被《財富》雜志評為“全球年度最適宜工作的100家公司”。

■ 什么是EDA工具?

EDA是IC電子行業(yè)必備的設計工具軟件，是IC產(chǎn)業(yè)鏈最上游的子行業(yè)。Cadence、Synopsys、Mentor Graphics是EDA工具軟件廠商全球三大巨頭。去年11月份，Mentor Graphics被西門子以45億美元現(xiàn)金方式的收購。

EDA工具是電子設計自動化(ElectronicDesignAutomation)的簡稱，是從計算機輔助設計(CAD)、計算機輔助制造(CAM)、計算機輔助測試(CAT)和計算機輔助工程(CAE)的概念發(fā)展而來的。利用EDA工具，工程師將芯片的電路設計、性能分析、設計出IC版圖的整個過程交由計算機自動處理完成。

由于上世紀六十七年代，集成電路的復雜程度相對偏低，這使得工程師可以依靠手工完成集成電路的設計、布線等工作。但隨著集成電路越來越復雜，完全依賴手工越來越不切實際，工程師們只好開始嘗試將設計過程自動化，在1980年卡弗爾.米德和琳.康維發(fā)表的論文《超大規(guī)模集成電路系統(tǒng)導論》提出了通過編程語言來進行芯片設計的新思想，加上集成電路邏輯仿真、功能驗證的工具的日益成熟，使得工程師們可以設計出集成度更高且更加復雜的芯片。

1986年，硬件描述語言Verilog問世，Verilog語言是現(xiàn)在最流行的高級抽象設計語言。1987年，VHDL在美國國防部的資助下問世。這些硬件描述語言的問世助推了集成電路設計水平的提升。隨后，根據(jù)這些語言規(guī)范產(chǎn)生的各種仿真系統(tǒng)迅速被推出，這使得設計人員可對設計的芯片進行直接仿真。隨著技術的進步，設計項目可以在構建實際硬件電路之前進行仿真，芯片布線布局對人工設計的要求和出錯率也不斷降低。

時至今日，盡管所用的語言和工具仍然不斷在發(fā)展，但是通過編程語言來設計、驗證電路預期行為，利用工具軟件綜合得到低抽象級物理設計的這種途徑，仍然是數(shù)字集成電路設計的基礎。一位從事CPU設計的工程師表示，“在沒有EDA工具之前，搞電路要靠人手工，對于大規(guī)模集成電路有上億晶體管的設計用手工簡直是不可為的?？梢哉f有了EDA工具，才有了超大規(guī)模集成電路設計的可能”。

■ 聽ARM和ST怎么說?

Cadence公司發(fā)布業(yè)界首款已通過產(chǎn)品流片的第三代并行仿真平臺Xcelium?。ARM和ST都發(fā)表了自己的看法。

“不論是ARM還是我們的合作伙伴，交付產(chǎn)品以達到客戶預期的能力，不可避免的需要快速和嚴格的驗證環(huán)節(jié)，”ARM公司技術服務產(chǎn)品部總經(jīng)理Hobson Bullman說，“Xcelium并行仿真平臺對于基于ARM的SoC設計，在門級仿真獲得4倍的性能提升，在RTL仿真獲得5倍的性能提升?；谶@些結果，我們期待Xcelium可以幫助我們更快和更可靠的交付最復雜SOC，”

“針對智能汽車和工業(yè)物聯(lián)網(wǎng)應用中復雜的28nm FD-SOI SoC和ASIC設計，快速和可擴展的仿真是滿足嚴苛開發(fā)周期的關鍵!” 意法半導體公司CPU團隊經(jīng)理Francois Oswald說到，“我們使用CadenceXcelium并行仿真平臺，在串行模式DFT仿真中得到8倍的速度提升，所以數(shù)字和混合信號SoC驗證團隊選擇Xcelium作為標準的仿真解決方案。”

■ Xcelium仿真平臺具備哪些優(yōu)勢呢?

多核仿真，優(yōu)化運行時間，加快項目進度。第三代Xcelium仿真平臺源于收購Rocketick公司帶來的技術，是業(yè)內唯一正式發(fā)布的基于產(chǎn)品流片的并行仿真平臺。利用Xcelium可顯著縮短執(zhí)行時間，在寄存器傳輸級(RTL)仿真可平均提速3倍，門級仿真可提高5倍，DFT仿真可提高 10倍，節(jié)約項目時間達數(shù)周至數(shù)月。

應用廣泛：Xcelium仿真平臺支持多種最新設計風格和IEEE標準，使工程師無需重新編碼即可提升性能。

使用方便：Xcelium仿真平臺的編譯流程將設計與驗證測試環(huán)境代碼分配至最優(yōu)引擎，并自動選取最優(yōu)CPU內核數(shù)目，提高執(zhí)行速度。

采用多項專利技術提高生產(chǎn)力(申請中)：優(yōu)化整個SoC驗證時間的新技術包括：為達到快速驗證收斂的SystemVerilog Testbench覆蓋率和多核并行編譯。

“在設計開發(fā)高質量新產(chǎn)品時，驗證通常是最耗費成本和時間的環(huán)節(jié)，”Cadence公司高級副總裁兼數(shù)字簽核事業(yè)部和系統(tǒng)驗證事業(yè)部總經(jīng)理AnirudhDevgan博士表示。“Xcelium仿真平臺、JasperGold?Apps、Palladium? Z1企業(yè)級仿真平臺和Protium? S1 FPGA原型驗證平臺共同構成了市場上最強大的驗證產(chǎn)品套件，幫助工程師加快設計創(chuàng)新的步伐。”

全新Xcelium仿真平臺是Cadence驗證套件家族的新成員，繼承Cadence的創(chuàng)新傳統(tǒng)，并全面符合Cadence系統(tǒng)設計實現(xiàn)(SDE)戰(zhàn)略，該戰(zhàn)略的宗旨是幫助系統(tǒng)和半導體設計公司有效的開發(fā)更完整、更具競爭力的終端產(chǎn)品。該驗證套件(Cadence Verification Suite)包含最先進的核心引擎技術，采用多種驗證架構技術及解決方案，幫助客戶優(yōu)化設計質量，提高生產(chǎn)力，滿足不同應用和垂直領域的驗證需求。

Cadence同時發(fā)布Protium S1 FPGA原型驗證平臺——Cadence驗證產(chǎn)品家族的新成員，原型驗證時間縮短最高達50%。