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[導(dǎo)讀]即將到來的新一代芯片工藝將不僅使器件密度有極大增加,而且由工藝及器件變化帶來的挑戰(zhàn)比20年前所有工藝帶來的挑戰(zhàn)更為嚴(yán)峻,波特蘭州立大學(xué)電氣與計算機(jī)工程教授Robert Daasch如是說。在國際測試會議的一次講演中,

即將到來的新一代芯片工藝將不僅使器件密度有極大增加,而且由工藝及器件變化帶來的挑戰(zhàn)比20年前所有工藝帶來的挑戰(zhàn)更為嚴(yán)峻,波特蘭州立大學(xué)電氣與計算機(jī)工程教授Robert Daasch如是說。在國際測試會議的一次講演中,Daasch預(yù)言:“材料的重新組合,加之原子級粒度,將使下一代半導(dǎo)體更易受器件變化的影響。”

Daasch稱,挑戰(zhàn)之一就是器件變化對已設(shè)計的芯片的影響,挑戰(zhàn)之二則是要如何把變化考慮到芯片測試之中,然后管理相應(yīng)的測試工藝。作為波特蘭州IC設(shè)計與測試實(shí)驗(yàn)室的負(fù)責(zé)人,Daasch負(fù)責(zé)設(shè)計與測試之間相互依賴關(guān)系的研究與教學(xué)活動。

Daasch預(yù)測,材料的變化及日益增加的器件的可變性將導(dǎo)致更多的統(tǒng)計測試。由于特征(尺寸)依據(jù)單個原子而變化,制造工藝將在基本CMOS器件中產(chǎn)生更多的缺陷。Daasch說:“故障模式的數(shù)量與類型將會增加到這樣一個程度:我們看到的是不能輕易辨別物理原因的故障?!毙滦推骷蛟S會存在固有的不可靠性,除非設(shè)計時對工藝的可變性予以考慮并把測試整合到設(shè)計之中。

Daasch稱,業(yè)界正在形成不同的趨勢。硅缺陷水平將上升,而其結(jié)果導(dǎo)致的故障模型的增加會對測試成本造成壓力。與此同時,統(tǒng)計測試會導(dǎo)致測試數(shù)量及測試延續(xù)時間的減少。隨著缺陷的增加,測試將不得不解決對更快缺陷分類的需要。測試還必需反饋這些信息以使有關(guān)成品率和可靠性的補(bǔ)救努力成為可能。Daasch說:“系統(tǒng)性缺陷將減少可接受的窗口。”

統(tǒng)計測試構(gòu)架能扮演數(shù)據(jù)采集點(diǎn)的角色并幫助創(chuàng)建自適應(yīng)測試格式。從長遠(yuǎn)看,自適應(yīng)測試將預(yù)示一個更富動態(tài)的測試,這一測試將導(dǎo)致每一塊裸片有不同的測試結(jié)果。

下一代的設(shè)計將必需同時解決材料與設(shè)計測試的問題。僅僅擴(kuò)展現(xiàn)有的實(shí)踐無法預(yù)見統(tǒng)一的“材料—設(shè)計—測試”工藝能克服面臨的問題所帶來的挑戰(zhàn),Daasch說。

“設(shè)計進(jìn)度表需要改變并縮短,以便測試開發(fā)及非關(guān)鍵路徑的調(diào)試,”他說,“否則,測試就會成為產(chǎn)品開發(fā)過程中最大的瓶頸。”

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