意法半導(dǎo)體等利用65nm晶圓分析TSV對(duì)CMOS電路的影響
在集成有CMOS電路的Si晶圓上形成TSV時(shí)，有兩點(diǎn)可能會(huì)對(duì)CMOS電路的特性造成影響。（1）在以形成TSV為目的的硅晶圓薄化及退火處理，以及將膨脹系數(shù)與硅不同的銅填入貫通孔的工序中，MOSFET受到某種熱機(jī)械性應(yīng)力，（2）TSV與MOSFET之間發(fā)生某種電氣性耦合。此次研究小組利用將形成有65nm工藝CMOS電路的硅晶圓基板減薄至15μm，并在該基板上以1萬(wàn)個(gè)/mm2的密度形成寬4μm、深15μm的TSV的器件，調(diào)查了上述兩項(xiàng)影響。
結(jié)果表明，上述（1）方面雖然會(huì)使pMOS的載流子遷移率發(fā)生最大5％左右的變化，但通過(guò)TSV與MOSFET之間保持3μm以上的距離，便可避免這一影響。研究小組表示，只要確保這一距離，環(huán)形振蕩器電路的特性就不會(huì)受到影響。
而在（2）方面，將TSV與MOSFET的距離設(shè)定為5μm時(shí)，兩者間的電容耦合使nMOS的導(dǎo)通電流以尖峰脈沖狀發(fā)生了1％的變化。這一結(jié)果與模擬值充分吻合。不過(guò)，該電容耦合也未給環(huán)形振蕩器電路的特性造成影響。（記者：大下 淳一）
形成了利用TSV的三維層疊構(gòu)造（點(diǎn)擊放大）
電容耦合對(duì)MOSFET特性的影響（點(diǎn)擊放大）
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