臺積電（TSMC）于2011年11月28日舉行“TSMC 2011 Japan Technology Symposium”，同時還舉行了新聞發(fā)布會。會上該公司研究發(fā)展副總經(jīng)理兼首席技術官孫元成（Jack Sun）對技術開發(fā)狀況作了介紹（參閱本站報道）。孫元成花較多時間介紹了該公司封裝工序（后工序）。工藝開發(fā)仍保持2年推進1代的速度，但目前正為EUV曝光處理量提高緩慢和曝光成本上升等問題所困擾。

關于后工序，尤其是硅（Si）中介層和TSV（through Silicon via），將按照以下順序推進實用化。首先，使用硅中介層平面配置多枚同類芯片的同質(zhì)2D預定于2012年投產(chǎn)。其次，平面配置多枚異種芯片的異質(zhì)2D估計將于2013～2014年投產(chǎn)。異質(zhì)2D較晚投產(chǎn)的原因，孫元成舉出了要確認多種芯片全部是KGD（known good die）、評測技術比同質(zhì)2D更難等理由。另外，立體配置異類芯片的3D工藝則有望于2014年以后開始生產(chǎn)。2D工藝是在未配備晶體管的硅中介層上形成TSV，而3D工藝則是在配備晶體管的芯片上設置TSV。因此，性能模擬、評測及成品率改善等會更難。另外，3D工藝設想在邏輯IC上層疊存儲器時，要使邏輯IC產(chǎn)生的熱量通過存儲器擴散，據(jù)稱要實現(xiàn)這一點所需的技術水平很高。

工藝開發(fā)情況方面，移動設備用28nm“CLN28HPM”技術已開發(fā)完成，并已于2011年第三季度開始了試產(chǎn)。20nm技術方面，預定2012年第三季度開始試產(chǎn)高性能“CLN20G”、2013年1月試產(chǎn)低功耗“CLN20SoC”。20nm技術的閘密度是28nm技術的2倍，金屬布線間距為64nm。為此將引進五項新技術：與二維圖案（DP）相結合的ArF液浸曝光；第5代應變硅；第2代HKMG（高介電常數(shù)柵極絕緣膜與金屬柵極電極的結合）；局部布線及第2代低電阻Cu布線。14nm以后工藝仍將堅持2年推進1代的發(fā)展速度。從14nm工藝開始引進Fin型FET。

蝕刻技術方面，28nm工藝為ArF液浸曝光，20nm工藝將引進DP-ArF液浸曝光。對于之后的14nm目前正在開發(fā)EUV曝光和MEBDW（電子束直描），但吞吐量還都過低。目前，EUV曝光的處理量不足5片/小時，MEBDW不足1片/小時，還遠遠低于100片/小時的目標。鑒于這種情況，此次孫元成談到了設法延長ArF液浸曝光使用壽命的設想。具體做法是，因利用四維圖形（QP）等成本過高，因此將對DP加以改進，使其支持14nm。關于EUV曝光和MEBDW何時用于14nm量產(chǎn)線，孫元成表示“很難回答”。（記者：長廣 恭明，Tech-On?。?