1 引言

工程實(shí)踐中，我們往往需要對(duì)所設(shè)計(jì)的硬件電路進(jìn)行設(shè)計(jì)檢驗(yàn)以保證其正常運(yùn)作，從而才能進(jìn)一步支持基于該硬件的復(fù)雜程序的正確調(diào)試。這樣，特定的相應(yīng)測(cè)試系統(tǒng)設(shè)計(jì)就顯得尤為重要，不僅可以保證硬件的健康度，更能提高整個(gè)調(diào)試過程的效率，方便檢測(cè)出相關(guān)錯(cuò)誤。針對(duì)增補(bǔ)轉(zhuǎn)發(fā)系統(tǒng)（ Gapfiller）中 QPSK解調(diào)程序調(diào)試的需求，分別對(duì)發(fā)射及接收電路設(shè)計(jì)了基于可編程邏輯器件（FPGA）的測(cè)試程序。為了保證其更強(qiáng)的糾錯(cuò)性和更可靠的驗(yàn)證能力，測(cè)試系統(tǒng)的設(shè)計(jì)原則應(yīng)當(dāng)是愈簡(jiǎn)易且愈典型為佳。目前國(guó)內(nèi)對(duì)于 QPSK調(diào)制解調(diào)的基本原理、具體實(shí)現(xiàn)以及解調(diào)中所涉及的載波同步問題都已有很深入的研究，而本文對(duì)此并不作過多討論，僅僅是借助于一種昀簡(jiǎn)易的 QPSK調(diào)制解調(diào)系統(tǒng)來(lái)進(jìn)一步闡述硬件設(shè)計(jì)檢驗(yàn)的系統(tǒng)實(shí)現(xiàn)和測(cè)試方法，并昀終以解調(diào)的誤碼率大小作為本次檢驗(yàn)的參照指標(biāo)。

2 預(yù)失真技術(shù)簡(jiǎn)介

采用 QPSK等非恒定包絡(luò)調(diào)制技術(shù)，這就對(duì)射頻前端的功率放大器的線性度提出了較高的要求，否則會(huì)引起非線性失真，信號(hào)頻譜擴(kuò)展進(jìn)而產(chǎn)生鄰道干擾，導(dǎo)致接收端的 BER性能下降。即使 RF功率放大器能線性放大，這也會(huì)嚴(yán)重降低發(fā)射機(jī)的效率。而數(shù)字預(yù)失真技術(shù)不僅能有效改善交調(diào)分量的特性，而且他的電路結(jié)構(gòu)簡(jiǎn)單，功耗小，成本低。

為使該測(cè)試系統(tǒng)能夠更有效的檢測(cè)出待測(cè)硬件的性能優(yōu)劣，我們?cè)诎l(fā)射系統(tǒng)中加入預(yù)失真器，以改善 HPA輸出信號(hào)的功率譜密度，降低傳輸信號(hào)的帶外頻譜擴(kuò)展，如此接收端的誤碼率降低后，該測(cè)試系統(tǒng)擁有了更好的測(cè)試性能及應(yīng)用的可靠性。

3 設(shè)計(jì)實(shí)現(xiàn)

增補(bǔ)轉(zhuǎn)發(fā)器主要完成 DVB-S信號(hào)的接收工作。該系統(tǒng)采用全數(shù)字接收機(jī)概念設(shè)計(jì)，即在接收機(jī)的解調(diào)器前插入 A/D變換器，把接收機(jī)下變頻后的模擬信號(hào)變?yōu)閿?shù)字信號(hào)，因此可采用全新的數(shù)字技術(shù)實(shí)現(xiàn)調(diào)制信號(hào)的解調(diào)。

3.1 硬件總體結(jié)構(gòu)

我們截取整個(gè)增補(bǔ)轉(zhuǎn)發(fā)系統(tǒng)中所需測(cè)試的相關(guān)電路，構(gòu)成待測(cè)系統(tǒng)可概括成如圖 1所示的結(jié)構(gòu)框圖。

該待測(cè)系統(tǒng)由發(fā)射和接收兩部分組成，分別完成數(shù)據(jù)傳輸?shù)?QPSK調(diào)制發(fā)射及數(shù)字零中頻的 QPSK解調(diào)接收。

各個(gè)模塊的芯片器件選取如下：FPGA選用 Xilinx公司的 Spartan3系列的 XC3S2000； D/A，A/D轉(zhuǎn)換器分別選用 Analog Device（ADI）公司的 AD9767和 AD9216；模擬正交上變頻和下變頻模塊分別選用 ADI公司的 AD8349和 AD8347；VCO則選用 ADI公司的 AD4360，提供上、下變頻所需的 2.6GHZ載波（注： AD4360為原系統(tǒng)發(fā)射板與接收板均采用的芯片，由于涉及到載波同步問題，實(shí)際的測(cè)試過程所需具體的方案選擇將在第 4部分進(jìn)行詳細(xì)討論和介紹）。

由于是零中頻方案，QPSK調(diào)制僅需在 FPGA中將 00，01，10，11四種狀態(tài)映射為 14位二進(jìn)制數(shù)以進(jìn)入 AD9767作模擬轉(zhuǎn)換，變換后的模擬信號(hào)在上變頻器件中與載波實(shí)現(xiàn)復(fù)乘作為射頻調(diào)制信號(hào)發(fā)射出去。接收機(jī)則是作與此相反的解調(diào)過程從而得到解調(diào)數(shù)據(jù)，并與發(fā)射數(shù)據(jù)相比較測(cè)出誤碼率。

3.2 FPGA的設(shè)計(jì)與實(shí)現(xiàn)

3.2.1 QPSK調(diào)制模塊

調(diào)制模塊在發(fā)射板的 FPGA中實(shí)現(xiàn)，由發(fā)信源、串 /并轉(zhuǎn)換、映射和升余弦滾降整形濾波器構(gòu)成，如圖 1中發(fā)射系統(tǒng)中所示。

（1）發(fā)信源

由于在發(fā)送端要產(chǎn)生一個(gè)替代實(shí)際通信信源的碼序列作為測(cè)試信源，這類碼序列昀好具有類似隨機(jī)信號(hào)的性能，或者說(shuō)具有噪聲近似的性能，基于 FPGA設(shè)計(jì)的實(shí)際情況，我們不可能產(chǎn)生純粹的隨機(jī)信號(hào)，因此只能采用具有一定周期性的類似于隨機(jī)噪聲的偽隨機(jī)序列（PN碼），本系統(tǒng)采用 14級(jí) m碼序列發(fā)生器，在每 16383個(gè)碼之間需插入一個(gè)幀同步頭，以表征每一幀的開始與結(jié)束。

（2）串/并轉(zhuǎn)換

實(shí)現(xiàn)將一路串行數(shù)據(jù)分流成兩路速率減半的并行數(shù)據(jù)，然后輸入映射模塊。

（3）映射串并轉(zhuǎn)換后的兩路數(shù)據(jù)分別作各自的 BPSK調(diào)制，本方案中只需作 1，0兩種狀態(tài)映射。

（4）滾降濾波器本方案采用 IP核實(shí)現(xiàn) 31階 FIR濾波器，經(jīng) MATLAB仿真驗(yàn)證和上板調(diào)試實(shí)踐，能夠?qū)π盘?hào)起到較好的整形作用，符合工程要求

3.2.2QPSK解調(diào)模塊

接收信號(hào)經(jīng)接收板的 A/D轉(zhuǎn)換后將兩路 10位二進(jìn)制信號(hào)同時(shí)送入 FPGA處理，流程如圖 1中接收系統(tǒng)所示。

判決模塊將濾波器整形后的 10位 I、Q路信號(hào)通過門限判決，映射為 1或 0兩種碼，判決的門限值我們根據(jù)實(shí)踐設(shè)定。隨后經(jīng)過并/串處理后便得到解調(diào)數(shù)據(jù)。