摘要：針對(duì)CMOS集成電路的閂鎖效應(yīng)，圍繞實(shí)際應(yīng)用的電路系統(tǒng)中易發(fā)生閂鎖效應(yīng)的幾個(gè)方面進(jìn)行了詳細(xì)說(shuō)明，提出了采用嚴(yán)格的上電時(shí)序、基于光耦的電路隔離設(shè)計(jì)和熱插拔模塊的接口方法，可以有效地降低發(fā)生閂鎖效應(yīng)的概率，從而提高電路系統(tǒng)的可靠性。
關(guān)鍵詞：閂鎖效應(yīng)：上電時(shí)序；光耦；熱插拔

O 引言
    毫無(wú)疑問(wèn)，基于CMOS(Complementary Metal-Oxide-Semiconductor)技術(shù)的集成電路是目前廣泛應(yīng)用的一種電路結(jié)構(gòu)，其主要優(yōu)點(diǎn)是低功耗、較佳的噪聲抑制能力、很高的輸入阻抗等。而且，CMOS所特有的閂鎖效應(yīng)(latch-up)較早就引起了關(guān)注，在1997年，EIA／JEDEC協(xié)會(huì)就制定了一個(gè)半靜態(tài)的閂鎖效應(yīng)測(cè)試方法，用以測(cè)量集成電路產(chǎn)品的抗閂鎖能力，并定義閂鎖效應(yīng)的失效判定標(biāo)準(zhǔn)。
    目前，公認(rèn)的幾個(gè)引起IC閂鎖效應(yīng)的內(nèi)在原因有：
    (1)外界信號(hào)或者噪聲干擾，一般為I／O口處的信號(hào)翻轉(zhuǎn)易使寄生NPN與PNP獲得正偏狀態(tài)；
    (2)寄生三極管的電流放大系數(shù)偏大，滿(mǎn)足βn×βp≥1；
    (3)襯底和阱內(nèi)分布電阻分布不合理；
    (4)電源能提供的電流大于等于寄生晶閘管的維持電流。
    因此，在制造CMOS集成電路時(shí)，可采用如外延襯底、倒摻雜阱、絕緣體基硅外延技術(shù)和保護(hù)環(huán)等技術(shù)，以避免閂鎖效應(yīng)。
    具體應(yīng)用集成電路時(shí)，應(yīng)避免如下情況：
    (1)器件I／O管腳電壓超過(guò)器件供電電壓或低于地電壓；
    (2)信號(hào)在I／O管腳上電壓或電流變化太快；
    (3)器件電源管腳上出現(xiàn)浪涌或跌落。
    為克服具體應(yīng)用時(shí)出現(xiàn)的閂鎖效應(yīng)，宋慧濱等在功率集成電路的高低壓之間做了一道接地的保護(hù)環(huán)，將閂鎖觸發(fā)電壓提高一個(gè)數(shù)量級(jí)；程曉潔等設(shè)計(jì)了穩(wěn)壓器的foldback過(guò)流保護(hù)電路，不僅較好地保護(hù)穩(wěn)壓器，降低系統(tǒng)損失的功耗，同時(shí)也降低了可能出現(xiàn)的閂鎖效應(yīng)概率；王源等提出了一種新型ESD鉗位保護(hù)電路結(jié)構(gòu)，以期達(dá)到抑制閂鎖效應(yīng)的目的；張偉功等研究表明：輻射感生的閂鎖與電氣感生的閂鎖在很多方面是相同的，但在觸發(fā)機(jī)理和動(dòng)態(tài)行為上存在一定差異，并提出基于LDO的限流技術(shù)，以期在閂鎖效應(yīng)發(fā)生時(shí)，首先能安全防護(hù)不損傷器件，其次能受控恢復(fù)。文獻(xiàn)從版圖級(jí)、工藝級(jí)、電路應(yīng)用級(jí)等三個(gè)方面介紹了抗閂鎖措施，特別指出：具體應(yīng)用時(shí)，應(yīng)在電源線較長(zhǎng)的地方注意電源退耦和對(duì)電火花箝位，以及輸入信號(hào)不得超過(guò)電源電壓、加限流電阻等方法。這些措施都有助于避免、降低或消除閂鎖的形成。
    迄今，盡管閂鎖效應(yīng)的發(fā)生機(jī)理也比較清楚，但由于器件尺寸愈來(lái)愈小，操作頻率愈來(lái)愈快，其承受過(guò)電流的能力持續(xù)降低，發(fā)生瞬時(shí)觸發(fā)閂鎖效應(yīng)的威脅與日俱增，其觸發(fā)機(jī)制依然錯(cuò)綜復(fù)雜，很難經(jīng)過(guò)簡(jiǎn)單的安全區(qū)計(jì)算或簡(jiǎn)單的工藝措施將其避免，閂鎖現(xiàn)象是一個(gè)一直并將繼續(xù)影響CMOS器件可靠性的潛在的嚴(yán)重問(wèn)題。

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1 易產(chǎn)生閂鎖效應(yīng)的電路系統(tǒng)
    隨著越來(lái)越多地對(duì)監(jiān)控應(yīng)用系統(tǒng)的低功耗要求，多核模式設(shè)計(jì)已成為首選，如圖1所示。當(dāng)系統(tǒng)正常工作時(shí)，所有系統(tǒng)的電源都接通，處于全速運(yùn)行狀態(tài)；當(dāng)系統(tǒng)進(jìn)入低功耗待機(jī)時(shí)，則關(guān)斷若干個(gè)功耗較大的模塊，僅保留較低功耗的實(shí)時(shí)監(jiān)測(cè)模塊上電正常運(yùn)行。圖1中，接口電路可以是總線并聯(lián)的，也可以是相互獨(dú)立的接口。這種架構(gòu)的應(yīng)用系統(tǒng)，既保障了監(jiān)控對(duì)象的全天候監(jiān)控狀態(tài)，又能及時(shí)響應(yīng)外部突發(fā)事件，隨時(shí)切換到正常工作狀態(tài)，從而實(shí)現(xiàn)低功耗運(yùn)行，特別能滿(mǎn)足許多能源緊張、無(wú)人職守的應(yīng)用場(chǎng)合。

    在圖1所示的應(yīng)用系統(tǒng)中，電源方案自然地采用多級(jí)電源獨(dú)立供電，不同的集成電路器件由不同的電源供電。此時(shí)，由于多級(jí)電源供電，所有的器件并不是一起上、下電，就極易出現(xiàn)滿(mǎn)足閂鎖效應(yīng)的幾個(gè)條件，從而導(dǎo)致系統(tǒng)中的CMOS集成電路器件進(jìn)入閂鎖狀態(tài)，降低系統(tǒng)的可靠性，甚至使系統(tǒng)無(wú)法正常工作。

2 閂鎖效應(yīng)的預(yù)防設(shè)計(jì)
2．1 嚴(yán)格的上電時(shí)序
    從以上敘述可知，觸發(fā)電路閂鎖效應(yīng)的一個(gè)重要因素是器件I／O管腳電壓超過(guò)器件的供電電壓或低于地電壓。因此，在具體應(yīng)用時(shí)，應(yīng)嚴(yán)格注意各模塊之間的接口電路和電源的上電時(shí)序，如圖2所示，嚴(yán)格避免上述情形出現(xiàn)。

    在t0時(shí)刻前，系統(tǒng)處于低功耗模式，實(shí)時(shí)監(jiān)測(cè)模塊控制電源(n)，使應(yīng)用模塊(n)處于斷電狀態(tài)，接口電路(n)處于低電平或被設(shè)置為高阻態(tài)模式，通常以高阻態(tài)為宜。
    在t0時(shí)刻，實(shí)時(shí)監(jiān)測(cè)模塊將控制應(yīng)用模塊(n)上電，使其正常工作。此時(shí)，先控制電源(n)上電，延時(shí)到t1時(shí)刻，t1時(shí)刻后，設(shè)置接口電路(n)進(jìn)入輸入／輸出模式，兩個(gè)模塊之間開(kāi)始正常數(shù)據(jù)通信。
    在t2時(shí)刻，實(shí)時(shí)監(jiān)測(cè)模塊需控制應(yīng)用模塊(n)斷電，進(jìn)入低功耗模式。首先將接口電路設(shè)置為高阻態(tài)模式，然后到t3時(shí)刻之后，控制(n)輸出控制電源(n)斷電的電平信號(hào)，將應(yīng)用模塊(n)斷電。對(duì)于此類(lèi)存在多電源的應(yīng)用系統(tǒng)，必須控制各電源的建立和穩(wěn)定時(shí)間，保證低電壓的建立要早于高電壓，只有各電源之間有基本固定的上電時(shí)間關(guān)系，才能有效地降低發(fā)生閂鎖效應(yīng)的概率。

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2．2 接口電路的隔離設(shè)計(jì)
    常見(jiàn)的接口電路設(shè)計(jì)方法是在信號(hào)線上串接一個(gè)100 Ω左右的電阻，限制總線的最大輸出電流，使該電流遠(yuǎn)遠(yuǎn)小于閂鎖效應(yīng)的觸發(fā)電流，從而防止閂鎖效應(yīng)。
    圖3是一種基于光耦的接口電路完全隔離設(shè)計(jì)，圖3(a)和圖3(b)構(gòu)成了實(shí)時(shí)監(jiān)測(cè)模塊和受控模塊之間的雙向接口部分。

    圖3(a)中，OUT1-1是實(shí)時(shí)監(jiān)測(cè)模塊的輸出端，IN1-1是受控模塊的輸入端。當(dāng)實(shí)時(shí)監(jiān)測(cè)模塊和受控模塊都處于上電工作時(shí)，如果OUT1-1為高電平，光耦導(dǎo)通，IN1-1也為高電平；反之，OUT1-1為低電平，光耦截止，IN1-1為低電平。當(dāng)受控模塊從斷電進(jìn)入到上電過(guò)程中，這種電路結(jié)構(gòu)決定了IN1-1的電平肯定小于供電電壓，從而降低了發(fā)生閂鎖效率的概率。
    圖3(b)中，IN1-2是實(shí)時(shí)監(jiān)測(cè)模塊的輸入端，OUT1-2是受控模塊的輸出端。這種處理方法也降低了實(shí)時(shí)監(jiān)測(cè)模塊由于異常導(dǎo)致上電時(shí)被受控模塊干擾的風(fēng)險(xiǎn)。
2．3 熱插拔模塊的接口設(shè)計(jì)
    對(duì)于需要熱插拔的應(yīng)用系統(tǒng)，接口設(shè)計(jì)如圖4所示，兩者對(duì)接時(shí)，其連接順序是：首先，地線先連接，其次是電源的正極，最后是各個(gè)信號(hào)線。這種設(shè)計(jì)正好滿(mǎn)足了上述的上電時(shí)序，防止?jié)M足發(fā)生閂鎖效應(yīng)的條件出現(xiàn)，可有效地降低其發(fā)生概率。

3 結(jié)論
    閂鎖效應(yīng)是CMOS集成電路固有的屬性，它對(duì)電路系統(tǒng)的可靠性影響極大，在實(shí)際應(yīng)用中還需具體問(wèn)題具體分析，針對(duì)觸發(fā)閂鎖效應(yīng)的因素進(jìn)行深入分析和針對(duì)性設(shè)計(jì)，才能較好地克服和預(yù)防它。在研制低功耗雙MCU架構(gòu)航標(biāo)監(jiān)控終端過(guò)程中，初期由于閂鎖效應(yīng)引起的終端失效有偶然性和隨機(jī)性特點(diǎn)，未予以重視；在小批量中試時(shí)，對(duì)出現(xiàn)閂鎖效應(yīng)的觸發(fā)因素進(jìn)行了深入分析，提出并采用了嚴(yán)格的上電時(shí)序、基于光耦的電路隔離設(shè)計(jì)和熱插拔模塊的接口方法，并應(yīng)用在后續(xù)的設(shè)計(jì)以及其他應(yīng)用系統(tǒng)中，較好地克服這個(gè)問(wèn)題。采用該方案設(shè)計(jì)的終端迄今已安裝了近5 000套，運(yùn)行了近5年，表現(xiàn)良好，達(dá)到了預(yù)期的效果。