1 引言 目前在設計和驗證超高密度fpga時一般采用邏輯分析儀、示波器和總線分析儀，通過測試頭和連接器把信號送到儀器上，設計者必須提供足夠的i/o引腳進行全方位的檢測，以及配置足夠的引腳。加入額外的邏輯，以便能選擇信號來驅動i/o引腳進行測試。這種方法雖能減少測試時所需配置的i/o引腳數(shù)量，但步驟繁瑣。此外，隨著fpga復雜度的增加，i/o引腳大都采用細間距工藝技術，使得引出i/o引腳變得很困難，本文所介紹的方法是在fpga設計中插入邏輯分析核，他具有普通邏輯分析儀的功能，包括觸發(fā)、數(shù)據(jù)采集和存儲等。利用邏輯分析核，用戶可以訪問fpga器件內部所有信號和節(jié)點，來自內部邏輯電路的信號可以通過fpga中的高速互連轉移到內部存儲器。這些信號以系統(tǒng)時鐘速率傳送，延遲很小。 altera公司的quartus ⅱ軟件中的signaltap ⅱ就是這樣一種基于邏輯分析核的嵌入式邏輯分析儀，他滿足了fpga開發(fā)中硬件調試的要求，并且具有無干擾、便于升級、使用簡單等特點。 2 signaltap ⅱ 的特點和使用方法 signaltap ⅱ 邏輯分析儀是第二代系統(tǒng)級調試工具，能夠獲取、顯示可編程片上系統(tǒng)（sopc）的實時信號，幫助設計者在其系統(tǒng)設計中觀察硬件和軟件的交互作用，在可編程邏輯市場上，上，signaltap ⅱ 邏輯分析儀專用于quartus ⅱ 軟件，與其他嵌入式邏輯分析儀相比，他支持的通道數(shù)最多，抽樣深度最大，時鐘速率最高。quartus ⅱ 軟件4.0以及以后版本還提供了圖形界面，定義了特定觸發(fā)條件邏輯，實現(xiàn)更高的精度，解決問題的能力更強。signaltap ⅱ 嵌入式邏輯分析儀不需要對用戶設計文件進行任何的外部探測或者修改，就可以得到內部節(jié)點或者i/o引腳的狀態(tài)，目前signaltap ⅱ 邏輯分析儀支持的器件系列包括：stratix ⅱ，stratix，stratix gx，cyclone ⅱ，cyclone，apex ⅱ，apex 20ke，apex 20kc，apex 20k，excalibur和mercury。 在設計中嵌入signaltap ⅱ邏輯分析儀有2種方法：第一種方法是建立一個signaltap ⅱ（.stp），然后定義stp文件的詳細內容；第二種方法是用mega wizard plun－in manager建立并配置stp文件，然后用mega wizard實例化一個hdl輸出模塊，圖1給出了用這兩種方法建立和使用signaltap ⅱ邏輯分析儀的過程。 圖2所示為signaltap ⅱ的編輯窗，以此介紹設置signaltap ⅱ文件的基本流程。 設置采樣時鐘 采樣時鐘決定了顯示信號波形的分辨率。采樣時鐘在上升沿處采集數(shù)據(jù)，建議最好使用全局時鐘而不要使用門控時鐘作為采樣時鐘。 設置被測信號 可以使用node finder中的filter查找所有綜合和布局布線的signaltap ⅱ節(jié)點，添加要觀察的信號，邏輯分析儀不可測試的信號包括：邏輯單元的進位信號、pll的時鐘輸出、jtag引腳信號、lvds（低壓差分）信號。 設置采樣深度 存儲每一個信號所需要的采樣數(shù)，采樣深度的范圍從0－128kb。設置buffer acquisition mode buffer acquisition mode包括的circular和segmented兩種模式，每當觸發(fā)條件滿足使就捕獲一段數(shù)據(jù)，該功能可以去掉無關的數(shù)據(jù)，使采樣緩存的使用更加靈活。 觸發(fā)級數(shù) signaltap ⅱ支持多級觸發(fā)的觸發(fā)方式。，最多可支持10級觸發(fā)。 觸發(fā)類型 可以選擇basic和advanced兩種類型，如果選擇basic，在stp文件中必須為每個信號設置觸發(fā)模式，signaltap ⅱ邏輯分析儀中有6種觸發(fā)模式可供選擇；如果選擇advanced，則設計者必須為邏輯分析儀建立觸發(fā)條件表達式。 3 實例分析

本文以一個正弦信號發(fā)生器為例，具體說明使用嵌入式邏輯分析儀進行實時測試的具體過程，本文的設計實例是基于altera公司cyclone系列的ep1c6q240c8。 圖3是正弦信號發(fā)生器的結構圖，其頂層設計文件由vhdl語言設計完成，及設計包含2個部分：rom的地址信號發(fā)生器，由6位計數(shù)器擔任；一個正弦數(shù)據(jù)rom，由lpm_rom模塊構造，lpm_rom底層是fpga的eab，esb和m4k等模塊，地址發(fā)生器的時鐘clk的輸入頻率f0與每個周期的波形數(shù)據(jù)點數(shù)（以64點為例）以及d/a輸出的頻率關系是：f＝f0/64，硬件描述語言設計的正弦信號發(fā)生器所對應的rtl電路圖如圖4所示。 根據(jù)上述signaltap ⅱ的使用步驟，首先調入待測信號，這里，選擇2組信號：8位輸出總線信號dout和地址發(fā)生計數(shù)器內部鎖存器總線q1信號，對signaltap ⅱ的參數(shù)進行設置，邏輯分析儀的采集時鐘選為工程的主頻時鐘信號clk，采樣深度設為1kb，根據(jù)待觀察信號的要求，