消費(fèi)者已經(jīng)開(kāi)始將手機(jī)作為便攜式娛樂(lè)終端，集成越來(lái)越多的功能與減小手機(jī)尺寸、增長(zhǎng)電池壽命形成矛盾。解決這個(gè)問(wèn)題的最好辦法是從射頻部分入手，本文介紹的數(shù)字射頻技術(shù)能有效地降低射頻部分的功耗和尺寸。
手機(jī)設(shè)計(jì)工程師希望在不影響電路板面積、耗電量和成本的前提下增加更多消費(fèi)者想要的功能，最有可能實(shí)現(xiàn)此目標(biāo)的方法是從手機(jī)射頻電路著手。射頻電路大都是模擬器件，不但可能占用高達(dá)五成的電路板面積，耗電量也頗為可觀。事實(shí)上，由于射頻器件所需的電路板空間實(shí)在太大，當(dāng)設(shè)計(jì)工程師為了整合藍(lán)牙、電視、輔助全球定位系統(tǒng)(A-GPS)、無(wú)線網(wǎng)絡(luò)或其它功能而必須在手機(jī)中增加無(wú)線電電路時(shí)，總會(huì)發(fā)現(xiàn)除了加大產(chǎn)品體積外幾乎別無(wú)選擇。另外，增加射頻器件必然會(huì)增加耗電量和成本。

圖1：黃線部分代表的射頻收發(fā)相關(guān)功能約占
手機(jī)電路板器件總數(shù)的三分之一。
要解決這個(gè)兩難的困境，關(guān)鍵在于不增加器件就能擴(kuò)大手機(jī)功能的技術(shù)，而且要盡量提高核心器件的工作效率，讓手機(jī)增加很少的電路板面積、耗電量和成本就能執(zhí)行更多的無(wú)線電操作。
數(shù)字射頻技術(shù)
德州儀器(TI)的數(shù)字射頻(DRP)技術(shù)正朝此目標(biāo)邁進(jìn)，它所能節(jié)省的電路板面積、耗電量和成本對(duì)手機(jī)設(shè)計(jì)工程師具有極大的意義。DRP技術(shù)的目標(biāo)在于讓模數(shù)轉(zhuǎn)換和數(shù)模轉(zhuǎn)換功能盡量靠近天線，同時(shí)以數(shù)字方式執(zhí)行初始濾波以外的所有處理工作。這種做法既可提高性能，又能減少約一半的電路板空間、硅芯片面積和功耗。
許多設(shè)計(jì)工程師選擇系統(tǒng)級(jí)芯片(SoC)和系統(tǒng)級(jí)封裝(SIP)來(lái)開(kāi)發(fā)手機(jī)。SIP可將半導(dǎo)體器件層疊封裝在一起以節(jié)省電路板面積，現(xiàn)已成為多數(shù)射頻前端電路的最佳選擇。功率放大器、聲表面波濾波器、射頻開(kāi)關(guān)和相關(guān)無(wú)源器件則最適合采用系統(tǒng)級(jí)封裝模塊。另一方面，透過(guò)深亞微米CMOS工藝技術(shù)把射頻收發(fā)器以及系統(tǒng)基頻處理功能集成為SoC也會(huì)帶來(lái)許多好處，包括可以減少耗電量、成本、電路板面積和測(cè)試成本，同時(shí)提高性能、手機(jī)制造良率以及加速測(cè)量、。
深亞微米邏輯工藝提供極高的邏輯電路密度和頻率，設(shè)計(jì)工程師希望能利用SoC發(fā)揮這種工藝技術(shù)的優(yōu)點(diǎn)。雖然這表示工程師可能要為深亞微米CMOS工藝發(fā)展新型無(wú)線電架構(gòu)，但它確實(shí)為設(shè)計(jì)工程師帶來(lái)許多重大好處。其中最重要的就是隨著CMOS晶圓工藝技術(shù)進(jìn)步而導(dǎo)致開(kāi)關(guān)速度不斷加快，這些器件也能提高它們的采樣速率。輸入信號(hào)的超采樣可以減少混疊噪聲(aliasing)問(wèn)題并放寬輸入電路的設(shè)計(jì)要求，設(shè)計(jì)工程師可以采用更復(fù)雜的濾波技術(shù)，并且在更靠近天線的位置執(zhí)行模數(shù)轉(zhuǎn)換。除此之外，SoC的集成也能提高系統(tǒng)生產(chǎn)良率，這是因?yàn)橛懈喙δ芨挠蛇壿嬰娐穼?shí)現(xiàn)，它們不像模擬射頻電路會(huì)受到參數(shù)良率損失的影響。利用尺寸更小的先進(jìn)工藝技術(shù)設(shè)計(jì)無(wú)線電功能還可減少電路板尺寸和硅片面積。
數(shù)字無(wú)線電技術(shù)只需少數(shù)無(wú)源器件，所以只要將收發(fā)器和數(shù)字基帶處理功能集成在一起就可大幅減少電路板面積。高集成度SoC的成本有時(shí)雖略高于分立器件，但器件數(shù)通常也較少，使得產(chǎn)品的設(shè)計(jì)、測(cè)試和調(diào)試成本都能大幅下降。設(shè)計(jì)復(fù)雜性的降低還能加快新產(chǎn)品上市時(shí)間，這是高集成度器件的另一項(xiàng)附帶的好處。
減少系統(tǒng)器件會(huì)降低功率需求，但大幅降低耗電的關(guān)鍵仍在于數(shù)字邏輯的耗電量非常小，CMOS工藝的功耗也遠(yuǎn)低于其它工藝，如特殊模擬器件常用的SiGe BiCMOS技術(shù)。事實(shí)上，90納米CMOS技術(shù)早就用于實(shí)際生產(chǎn)，65納米已有樣品供應(yīng)，45納米工藝的發(fā)展也有一段時(shí)間。相比之下，SiGe BiCMOS還無(wú)法將電路結(jié)構(gòu)尺寸縮小到如此程度，目前多數(shù)SiGe射頻器件仍在使用180納米技術(shù)。
數(shù)字射頻技術(shù)的發(fā)展
數(shù)字CMOS技術(shù)是在最近幾年才將時(shí)鐘速度提高和耗電量降低至一定程度，使得射頻信號(hào)的數(shù)字處理得以實(shí)現(xiàn)。利用數(shù)字技術(shù)處理射頻信號(hào)時(shí)，時(shí)鐘速度必須等于無(wú)線電頻率，例如藍(lán)牙應(yīng)用的頻率就高達(dá)2.4GHz。由于個(gè)人計(jì)算機(jī)和DSP的速率早已超過(guò)此水平，設(shè)計(jì)工程師現(xiàn)在已能將數(shù)字處理用于無(wú)線射頻器，利用到數(shù)字處理技術(shù)的優(yōu)勢(shì)。

圖2：無(wú)線電功能整合的可能選項(xiàng)。
隨著工藝技術(shù)日益精密，數(shù)字工藝很容易就制造出更小的電路結(jié)構(gòu)。然而無(wú)線電單元如前所述總是會(huì)有些模擬電路，要將它們完全消除就必須采用全新的無(wú)線電架構(gòu)，系統(tǒng)設(shè)計(jì)也需要適度修改。盡管如此，這些無(wú)線電通常仍很容易升級(jí)到更先進(jìn)工藝，因?yàn)樗鼈兊碾娐范喟胍咽菙?shù)字電路。
為了達(dá)到模擬和射頻電路的某些嚴(yán)苛要求，DRP設(shè)計(jì)會(huì)將模擬電路的部份功能轉(zhuǎn)移到數(shù)字電路，這讓SoC也能采用90納米或65納米的CMOS工藝，廠商還能利用標(biāo)準(zhǔn)CMOS流程制造電阻和電容等模擬與射頻整合所需的大部份器件，進(jìn)而降低成本并提高功能集成度。
在我們的先進(jìn)技術(shù)中，是以銅作為連接導(dǎo)線，銅的良好導(dǎo)電性最適合將電感和電容等無(wú)源器件集成在一起。采用多層導(dǎo)線的新型3D電容設(shè)計(jì)可在更小面積上制造出更大