摘要：文章首先分析了循環(huán)冗余校驗碼的功能，在此基礎(chǔ)上提出了基于FPGA的實現(xiàn)方法，詳細闡述了CRC校驗編解碼的實現(xiàn)方法，并提出了基于現(xiàn)有的實驗箱設(shè)備實現(xiàn)小型的CRC校驗系統(tǒng)的總體設(shè)計框架和設(shè)計思路，完成了CRC校驗實驗系統(tǒng)的設(shè)計，充分提高了設(shè)備的使用效率。
關(guān)鍵字：循環(huán)冗余校驗 CRC編解碼 實驗系統(tǒng)

一、引言
    隨著人們對數(shù)據(jù)業(yè)務(wù)的需求越來越多，數(shù)據(jù)通信在近來得到了長足的發(fā)展。但是由于通信信道傳輸特性的不理想和加性噪聲的影響，設(shè)備之間的數(shù)據(jù)通信常會發(fā)生一些無法預(yù)測的錯誤，為確保高效而無差錯的傳輸數(shù)據(jù)，降低錯誤而帶來的影響，必須對數(shù)據(jù)進行差錯檢測及控制。在諸多檢錯手段中，循環(huán)冗余檢測方法(CRC)是非常有效的一種方法。CRC是對傳送數(shù)據(jù)進行校驗的特點是：檢錯能力極強，開銷小，易于編程。從其檢錯能力來看，它所不能發(fā)現(xiàn)錯誤的幾率達0．0047％以下，從其性能及開銷上均遠遠優(yōu)于奇偶校驗以及算術(shù)和檢錯等方式。因而，在數(shù)據(jù)存儲和數(shù)據(jù)通信領(lǐng)域，CRC無處不在。
    FPGA是在PAL、GAL、PLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物，采用了邏輯單元陣列這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB、輸出輸入模塊IOB和內(nèi)部連線三個部分。用戶可對FPGA內(nèi)部的邏輯模塊和I／O模塊重新配置，以實現(xiàn)用戶的邏輯。它還具有靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。FPGA如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自的設(shè)計一個數(shù)字系統(tǒng)。通過軟件仿真，我們可以事先驗證設(shè)計的正確性。因此，F(xiàn)PGA的使用非常靈活。利用FPGA實現(xiàn)CRC校驗是一個高效的切實可行的方法。
    在教學過程中，我們嘗試利用現(xiàn)有的EDA實驗箱設(shè)備，設(shè)計實現(xiàn)小型的CRC校驗系統(tǒng)，拓展設(shè)備的功能，提高設(shè)備使用效率。

二、系統(tǒng)總體設(shè)計
    循環(huán)冗余校驗CRC是數(shù)據(jù)通信領(lǐng)域中最常用的一種差錯校驗碼，其特征是信息字段和校驗字段的長度可以任意選定。它的基本原理是：在K位信息碼后再拼接R位的校驗碼，整個編碼長度為N位，因此，這種編碼又叫(N，K)碼。對于一個給定的(N，K)碼，可以證明存在一個最高次冪為N-K=R的多項式G(x)。根據(jù)G(x)可以生成K位信息的校驗碼，而G(x)叫做這個CRC碼的生成多項式。
     校驗碼的具體生成過程為：假設(shè)發(fā)送信息用信息多項式C(x)表示，將C(x)左移R位，則可表示成C(x)*2R，這樣C(x)的右邊就會空出R位，這就是校驗碼的位置。通過C(x)*2R除以生成多項式G(x)得到的余數(shù)就是校驗碼。
    生成多項式是接受方和發(fā)送方的一個約定，也就是一個二進制數(shù)，在整個傳輸過程中，這個數(shù)始終保持不變。在發(fā)送方，利用生成多項式對信息多項式做模2除(異或運算)生成校驗碼。在接受方利用生成多項式對收到的編碼多項式做模2除(異或運算)檢測，當被傳送信息(CRC
碼)任何一位發(fā)生錯誤時，被生成多項式做模2除(異或運算)后應(yīng)該使余數(shù)不為0。
    基于這樣的原理，利用FPGA實現(xiàn)的小型的循環(huán)冗余校驗實驗系統(tǒng)可以由五個部分組成：數(shù)據(jù)輸入電路、CRC編碼處理電路、CRC解碼處理電路、時鐘電路、顯示電路。作為CRC校驗的輸入部分，本設(shè)計采用通用的數(shù)字機械式鍵盤。本系統(tǒng)顯示信息電路采用共陰極8位7段數(shù)碼管顯示碼值，使用3-8譯碼器譯碼。CRC校驗結(jié)果提示電路用LED燈顯示，方便、簡潔。時鐘電路使用可調(diào)數(shù)字信號源產(chǎn)生時鐘。編解碼處理電路使用FPGA適配器。發(fā)送端首先將數(shù)據(jù)寫入設(shè)計好的FIFO存儲器，然后依次地調(diào)出數(shù)據(jù)進行編碼，然后將生成的CRC碼發(fā)送出去，并給以接收端一個接收信號；接收端收到信號后，開始對接收到的數(shù)據(jù)進行解碼，并將解碼信息反饋給發(fā)送方。當解碼正確時，發(fā)送方繼續(xù)發(fā)送下一個數(shù)據(jù)，當解碼錯誤時，發(fā)送方把剛發(fā)的數(shù)據(jù)重新調(diào)出，進行編碼，發(fā)送出去。系統(tǒng)原理圖見圖1。

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三、系統(tǒng)具體設(shè)計
1、CRC編解碼的設(shè)計
    本系統(tǒng)最主要的部分是CRC編解碼的設(shè)計。
    首先來討論編碼的設(shè)計。本文設(shè)計完成12位信息位加5位CRC校驗位的通信系統(tǒng)的發(fā)送和接收，CRC模塊的端口的數(shù)據(jù)定義如下：
    sdata：12位待發(fā)送的信息 datald：sdata的裝載信號
    error：誤碼警告信號 datafini：數(shù)據(jù)接收完成
    rdata：接收模塊接收的12位有效信息數(shù)據(jù)
    clk：時鐘信號
    datacrc：附加5位CRC校驗碼的17位CRC嗎，在生成模塊發(fā)送，被接收模塊接收
    hsend、hrecv：生成、檢錯模塊的握手信號，協(xié)調(diào)相互之間的關(guān)系
    設(shè)計的總體思路：首先裝載信息位12位數(shù)據(jù)，取出其中的高6位與生成多項式系數(shù)作異或運算，得到的結(jié)果取其低5位與原來信息碼的低6位并置并在其后補上一個”0”，補足12位，再與生成多項式做同樣的異或運算，連續(xù)作7次這樣的運算，最后得到的異或結(jié)果就是CRC校驗位。這樣通過巧妙的移位運算實現(xiàn)多項式的相除運算。
    部分程序代碼的實現(xiàn)如下：
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    解碼部分的設(shè)計與編碼部分類似，不過更加簡單，只需要將接收的CRC碼直接與發(fā)端相同的生成多項式相除，除盡表示沒有出現(xiàn)傳輸差錯，直接去掉校驗位，就可以得到信息碼了。關(guān)鍵的部分代碼如下：
   

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2、其他部分的設(shè)計
    (1)數(shù)據(jù)輸入電路部分：將其設(shè)計成為一個FIFO的數(shù)據(jù)緩存器，這樣做的目的，可以接收源源不斷傳來的數(shù)據(jù)，另一方面考慮到可能傳輸出現(xiàn)差錯，可以從緩存將數(shù)據(jù)調(diào)出來重新傳輸一遍，直到正確傳輸為止，才刪去數(shù)據(jù)。
    (2)顯示電路部分：輸入數(shù)據(jù)與輸出數(shù)據(jù)都可以采用數(shù)碼管來進行顯示，通過數(shù)碼管顯示可以清楚地觀察到傳輸過程中數(shù)據(jù)傳輸?shù)臏蚀_性。傳輸過程出現(xiàn)的差錯可以由接收端反饋，在發(fā)送端可以用LED燈進行提示。
    (3)按鍵消抖電路部分：由于設(shè)計采用開關(guān)是機械開關(guān)結(jié)構(gòu)，因此在開關(guān)切換的瞬間會在接觸點出現(xiàn)信號來回彈跳的現(xiàn)象。基于VHDL的按鍵消抖法主要有三種：電平檢測消抖法、定時檢測消抖法以及脈寬檢測消抖法。本系統(tǒng)采用定時檢測消抖法可以進行按鍵的消抖。
    至于時鐘電路，對于數(shù)碼顯示電路而言，需要額外提供一個較高頻率的掃描電路，其他的時鐘可以用普通的時鐘提供。
    實驗系統(tǒng)的實物圖如下：

四、結(jié)束語
    基于以上的系統(tǒng)的架構(gòu)和主要的設(shè)計思想，我們通過兩臺EDA實驗箱完成了CRC循環(huán)冗余校驗，模擬了現(xiàn)實的完整的包含發(fā)送、傳輸和接收模塊的系統(tǒng)，實驗證明，系統(tǒng)能夠完成CRC校驗，拓展了設(shè)備的功能，提高了設(shè)備的利用率，達到了設(shè)計的目的。