直接數(shù)字合成電路在雷達(dá)信號設(shè)計中的應(yīng)用
隨著科學(xué)技術(shù)的發(fā)展，雷達(dá)對信號的要求越來越高。雷達(dá)信號必須具有頻率捷變、波形參數(shù)捷變和自適應(yīng)跳頻的能力。傳統(tǒng)的模擬方法只能產(chǎn)生單一的雷達(dá)信號，而利用直接數(shù)字合成（DDS）是解決這一問題的最好途徑。專用DDS電路AD9854可以產(chǎn)生點(diǎn)頻、線性調(diào)頻、FSK、BPSK等各種信號形式，其幅度和相位一致性好，還有電路控制簡單、方便靈活、可靠性高等優(yōu)點(diǎn)。
2 AD9854 的結(jié)構(gòu)特點(diǎn)
AD9854是Analog Devices公司推出的專用DDS電路，主要特點(diǎn)如下：
（1）工作速度高達(dá)300MHz，單電源3.3V供電，最大功耗1.2W（利用節(jié)能方式降低），窄帶雜散83dB，寬帶56dB，寬帶雜散隨著頻率的提高降至48dB。
（2）包含兩個12位高速、高性能D/A轉(zhuǎn)換器和比較器，還有兩個48位可編程頻率寄存器、兩個14位可編程相位寄存器、12位幅度調(diào)制器和可編程的波形開關(guān)鍵以及時鐘可編程。
3 基于AD9854 的原理框圖
一般DDS輸出頻率范圍從直流到40％fC,相對帶寬很寬，但目前時鐘頻率fC較低，使DDS直接輸出頻率上限較低，實際工作頻帶較窄。為了擴(kuò)展帶寬，提高DDS頻率上限，我們常采用倍頻、數(shù)字上變頻、混頻等方法。下面主要介紹用DDS加其他合成技術(shù)產(chǎn)生寬帶雷達(dá)信號的兩種方案。分別如圖1和圖2所示。
圖1 DDS+倍頻擴(kuò)展頻帶方案的原理框圖
圖2 DDS+PLL 擴(kuò)展頻帶方案的原理框圖
方案1采用開環(huán)系統(tǒng)結(jié)構(gòu)，使得該系統(tǒng)具有很快的頻率捷變速度，結(jié)構(gòu)簡單，低雜散、低諧波性能容易實現(xiàn)。方案1的相位噪聲和雜散性能主要受DDS特性的影響，表現(xiàn)在相位截斷誤差、幅度量化誤差以及DAC非線性引起的誤差。 方案2除了受DDS特性的影響，還受LF、VCO的影響。方案2采用閉環(huán)系統(tǒng)結(jié)構(gòu)，故頻率轉(zhuǎn)換時間較長，由于采用了鎖相倍頻環(huán)，具有很高的工作頻率、寬的頻帶及純的頻譜。 由于采用了專用DDS電路，故兩者都具有頻率穩(wěn)定度高、可編程控制等優(yōu)點(diǎn)。
4 AD9854 的軟件編程
AD9854有5種可編程的工作模式，可以在控制寄存器中設(shè)置，分別為:
（ 1） Single- Tone （ Mode 000） ；
（ 2） Unramped FSK （ Mode 001） ；
（ 3） Ramp FSK （ Mode 010） ；
（ 4） Chirp （ Mode 011） ；
（ 5） BPSK （ Mode 100） 。
下面就（4）、（5）兩種工作模式的軟件編程作一詳細(xì)介紹。
4.1 FMChirp 的基本編程步驟
將1個初始頻率f0寫進(jìn)FTW1中（FrequencyTuneWord1,并行寄存器地址04H－09H）,FTW1由FTW1=（期望輸出頻率×2） /系統(tǒng)時鐘確定，其中N為相位累加器分辨率。 Frequency Word,并行寄存器地址10H－15H）。 Rate Clock，并行寄存器地址1AH－1CH）。
當(dāng)編程完成后，觸發(fā)引腳20上的I/O更新脈沖。
例程1：（DSP 采用Analog Devices公司的AD21065L）
＊ ＊＊ ＊ 長 脈沖 純 線 性調(diào) 頻 ＊ ＊＊ ＊ ＊
chirp_100: M0=0x04 ；
f0=16MHz R8=0x14 DM（ M0,I0） =R8 M0=0x1E ；
SYSTEM CLK=40M× 5=
DM（ M0,I0） =R8
M0=0x05
R8=0x80
DM（ M0,I0） =R8
M0=0x1F ; 工 作 模 式 =011
R8=0x86
DM（ M0,I0） =R8
M0=0x1C ； RAMP CLK=0.1μ s
R8=0x13;
DM（ M0,I0） =R8
M0=0x11 ； Delta Frequency=8kHz
R8=0x01
DM（ M0,I0） =R8
M0=0x12
R8=0xDC;
DM（ M0,I0） =R8
M0=0x13
R8=0xE0 ；
200MHzR8=0x45DM（ M0,I0） =R8M0=0x1F ；
acc2 置 1R8=0xc6DM（ M0,I0） =R8BIT SET ASTAT ASTAT_FLG2；
產(chǎn) 生 一個 UPDATE CLKNOP BIT CLR ASTAT ASTAT_FLG2
Chirp_100_end BIT SET MODE1 IRPTEN RTI NOP NOP
4.2 BPSK 的基本編程步驟
將載頻f0寫進(jìn)FrequencyTuningWord1。 Adjust Register 1和2中。 連接BPSK數(shù)據(jù)源到引腳29。 當(dāng)編程完成后，觸發(fā)引腳20上的I/O更新脈沖。
例程2：（DSP采用AnalogDevices公司的AD21065L）
＊＊＊＊＊二相碼子程序＊＊＊＊＊
bpsk_100: M0=0x04 ;F0=20MHz R8=0x19 DM（ M0,I0） =R8 M0=0x05 R8=0x80 DM（ M0,I0） =R8 M0=0x1E ;SYSTEM CLK=40M× 5=
:200MHzR8=0x45DM（ M0,I0） =R8M0=0x1F ;工 作 模 式 =100
R8=0x08 DM（ M0,I0） =R8 M0=0x1F ;acc2 置 1R8=0xc6 DM（ M0,I0） =R8 M0=0x00 ;初 相 為 90°R8=0x10 DM（ M0,I0） =R8 M0=0x02 ;初 相 為 270°R8=0x30 DM（ M0,I0） =R8 BIT SET ASTAT ASTAT_FLG2
;產(chǎn) 生 一 個 UPDATE CLKNOP BIT CLR ASTAT ASTAT_FLG2
bpsk_100_end: BIT SET MODE1 IRPTEN RTI
NOP NOP
5 結(jié) 論
由于采用全數(shù)字結(jié)構(gòu)，DDS具有極高的頻率分辨率(達(dá)Hz、mHz)、極短的頻率轉(zhuǎn)換時間(可達(dá)ns量級)、輸出頻率相對帶寬很寬、具有任意波形輸出能力和程控靈活等特點(diǎn)，是傳統(tǒng)的模擬信號產(chǎn)生技術(shù)無可比擬的。但DDS是1種新技術(shù),目前輸出頻率還不高,它的全數(shù)字結(jié)構(gòu)，又帶來了雜散電平和諧波電平高的缺陷。
下載文檔
