越來越復(fù)雜的SoC在一個管芯中集成很多系統(tǒng)組件 ，這在總體上簡化了系統(tǒng)設(shè)計人員的工作。但是這些芯片也導(dǎo)致電源供電子系統(tǒng)越來越復(fù)雜。以前從供電連接器到IC連接Vcc的布線是非常簡單的任務(wù)，而現(xiàn)在卻成為與系統(tǒng)中其他部分一樣復(fù)雜的有源網(wǎng)絡(luò)設(shè)計。

SoC的供電要求越來越高，使得這種設(shè)計也越來越復(fù)雜。好在設(shè)計人員可以選擇在電路板級來處理這些任務(wù)，SoC開發(fā)人員希望將電源網(wǎng)絡(luò)組件置入到芯片中以期有所幫助。但是最終，電源設(shè)計人員仍然要做出一些很難的決定。在決定之前，他們要進行一些模擬電路仿真工作。

不斷增長的需求

集成是有成本的。 SoC設(shè)計人員在其圖紙上畫出各種電路，這類電路都有自己的電壓、噪聲、排序和瞬變響應(yīng)要求。移植到尺寸更小的電路上不但能夠?qū)崿F(xiàn)集成，而且還降低了供電電壓。這一發(fā)展趨勢也同時增大了峰值工作電流、縮小了噪聲余量，使得動態(tài)電源管理越來越復(fù)雜。

復(fù)雜度的提高最明顯的結(jié)果就是SoC使用的外部電源數(shù)量迅速增加 ( 圖1 ) 。例如，一片高端FPGA會有15條外部驅(qū)動的電源軌。它們都連到哪里?

圖1. 一片現(xiàn)代SoC需要很多不同的供電線路，每條線路都有自己的穩(wěn)壓和調(diào)理要求。

答案之一是不同的電壓需求。在FinFET工藝出現(xiàn)之前 ， 內(nèi)核邏輯供電電壓一直在大幅度降低 ， 但在1V附近卻停滯不前。而其他類電路在這方面遠遠落在了后面。按照工業(yè)標準， I/O單元只能使用特定的供電電壓。SRAM單元需要的電壓要比邏輯級稍高一些，以保證可靠的全速工作，待機時的電壓要低很多。高精度模擬電路希望有較高的電壓以降低抖動，提高噪聲余量。這些各種各樣的需求導(dǎo)致供電線路數(shù)量的急劇增長。

但是 ， 電壓數(shù)量還不是唯一的問題。某些SoC電路——特別是低噪聲放大器、鎖相環(huán)(PLL) ，以及物理接口等都有非常嚴格的供電噪聲限值。即使電壓相同，這些需求也導(dǎo)致電路無法共享同一條噪聲源供電線路，例如，數(shù)字邏輯或者大電流I/O單元等。因此，需要增加低噪聲電源。

非常有意思的是，增加供電線路的另一需求是來自電源管理。數(shù)字設(shè)計人員越來越多的采用了動態(tài)低功耗技術(shù)——例如，精細粒度時鐘選通、隨時供電選通和電壓調(diào)整等，使用這類技術(shù)的電路對其供電線路瞬變響應(yīng)的要求特別高。負載在微秒甚至更小的量級上變化。為能夠響應(yīng)來自SoC的命令，電壓應(yīng)不斷變化。這些負載實際上可以采用不同的恒定電壓源或者噪聲敏感電壓源。

排序也需要單獨的供電線路(圖2) 。在很多SoC中，對上電順序有要求——在某些情況下，對關(guān)電順序也有要求。這種時序要求使得電路提供不同的供電線路，不然可以共享一個電源。

圖2. 正如這一FPGA所示，復(fù)雜的SoC上眾多的電源線，通常都有嚴格的上電排序要求。

找到策略

系統(tǒng)設(shè)計人員會面對SoC上大量不同的電源線 ， 遇到棘手的問題。據(jù)Altera公司電源業(yè)務(wù)部研究員兼首席技術(shù)官Ashraf Lotfi，解決方法一般是采用某種分布式電源網(wǎng)絡(luò)。

“一般而言，您會看到在電路板上有體積較大的調(diào)節(jié)器，對系統(tǒng)的12 V或者24 V進行降壓，將其分配給每一個負載點調(diào)節(jié)器。為滿足各種需求，您通常都會針對每一電源線提供負載點供電。 ”

由于電源線數(shù)量的快速增長，每一新設(shè)計都要求進行分析， 以減少調(diào)節(jié)器的數(shù)量。一塊電路板上15條電源線還不夠理想。因此，設(shè)計人員需要解決一些關(guān)鍵問題。在這種特殊的實現(xiàn)中，這些電源線的電壓、噪聲和排序要求能夠支持它們共享一個調(diào)節(jié)器嗎? 如果不能，是否可以采用一條電源線，以稍微不同的電壓運行，從而共享調(diào)節(jié)器——即使是以稍高的功率代價或者稍微降低一些性能?外部排序轉(zhuǎn)換器能有所幫助嗎?

Lotfi說 ， 減少了調(diào)節(jié)器數(shù)量后 ， 設(shè)計人員可以把注意力轉(zhuǎn)向優(yōu)化調(diào)節(jié)器效率和布局。只要噪聲和瞬變響應(yīng)要求允許，那么，最好的起點是使用高效開關(guān)調(diào)節(jié)器，而不是線性調(diào)節(jié)器。Lotfi認為，最近的高頻開關(guān)模塊極大的擴展了范圍，使得這類替換成為可能。

設(shè)計人員還可以針對每一調(diào)節(jié)器的要求盡量減小電路板面積。模塊化結(jié)構(gòu)可以在一個混合封裝中實現(xiàn)控制器、電壓參考、驅(qū)動、電源FET ，以及電感。在某些設(shè)計中，反饋補償也含在封裝中。原理上，這種集成使得設(shè)計人員不能自由的優(yōu)化調(diào)節(jié)器的傳送功能，以滿足某種電源的特殊需求。而在實際中， Lotfi主張，需要電源設(shè)計人員提供反饋無源功能，占用較多的設(shè)計時間，增加電路板面積，從而提高靈活性，這樣做是值得的。供應(yīng)商可以為調(diào)節(jié)器內(nèi)部組件預(yù)設(shè)最優(yōu)傳送函數(shù)，滿足一般要求。Lotfi宣稱，而且，把關(guān)鍵組件放到模塊中，調(diào)節(jié)器供應(yīng)商可以提高開關(guān)頻率，提高總效率，有效的降低開關(guān)噪聲，使得模塊能夠均衡線性調(diào)節(jié)器的噪聲指標。

電網(wǎng)驗證

無論選擇分立調(diào)節(jié)器還是小型化模塊、線性或者開關(guān)調(diào)節(jié)器 ， 系統(tǒng)設(shè)計團隊都面臨對選擇進行驗證的問題 ， 包括 ， 調(diào)節(jié)器、外部組件的選擇 ， 以及布板是否能夠滿足SoC 的供電要求等。問題已經(jīng)發(fā)展到包括更多的動態(tài)行為，還包括抗噪問題，這類驗證不再偏重于根據(jù)數(shù)據(jù)資料進行計算，而是進行仿真。 Lotfi說，經(jīng)驗豐富的設(shè)計團隊會針對整個電網(wǎng)進行行為仿真。這不但要有運行仿真的技巧，而且還要使用電路板上實際組件的精確模型 —— 小規(guī)模設(shè)計團隊可能得不到這些數(shù)據(jù)。更簡單的替代方案是，使用來自SoC供應(yīng)商的詳細參考設(shè)計。

但即使有最好的信息和工具， 也無法在SoC外部來解決某些供電問題。有時候，芯片設(shè)計人員不得不負責他們所開發(fā)的電路的供電問題。

片內(nèi)調(diào)節(jié)

管芯電壓調(diào)節(jié)的歷史很長了 ， 可以回溯到使用電荷泵為低成本微控制器的嵌入式EEPROM提供可編程電壓。在很多情況下，其動機是降低材料成本或者便于使用：例如，微控制器應(yīng)用，完全可以承受電路板上再采用一個電壓調(diào)節(jié)器的成本。

便于使用一直是一個重要的動機 ， 即使是非常復(fù)雜的芯片。 Altera IC設(shè)計經(jīng)理Weichi Ding指出，先進的FPGA會使用管芯調(diào)節(jié)功能為配置RAM或者反向偏壓電路提供電壓。這類應(yīng)用還不足以滿足技術(shù)要求，這是因為外部電源的數(shù)量會比現(xiàn)在大幅度增加。

相似的， Altera Stratix V FPGA的很多電路也需要單獨的調(diào)節(jié)器 ， 因為 ， 它們對噪聲敏感 ， 不能與其他電路共享調(diào)節(jié)器。這方面的例子包括PLL和物理介質(zhì)附加電路(PMA) ，后者是直接連接至多GigaHertz串行I/O引腳的I/O模塊。所有這些電路在Stratix V FPGA芯片上都有管芯調(diào)節(jié)器，從而減少了專門用于外部電壓軌的引腳數(shù)量。

動態(tài)電壓頻率調(diào)整(DVFS)也能夠滿足片內(nèi)調(diào)節(jié)的需求 ， 只要您調(diào)整的足夠大。在早期DVFS實現(xiàn)中，軟件會預(yù)測模塊在后面的幾十毫秒中對性能的要求，命令硬件暫停操作，根據(jù)預(yù)測的新負載來調(diào)節(jié)電壓和頻率。例如，進入待機模式的手持式設(shè)備會完全關(guān)斷其圖形引擎，使CPU回到極慢的時鐘，降低工作電壓。這一過程雖然非常繁瑣，但采用外部調(diào)節(jié)器進行設(shè)置來產(chǎn)生多路輸出電壓很容易完成它。但是由于很大的延時以及能耗，系統(tǒng)只適用于長期和可預(yù)測的變化。

在6月的設(shè)計自動化大會上，Intel首席工程師Tanay Karnik描述了當您暫時讓DVFS粒度更精細時會發(fā)生什么。在管芯的每個處理單元上采用了粒度非常精細的DVFS后， Intel觀察到處理器的功耗增大到100W ，遠遠高于服務(wù)器CPU 。 Intel設(shè)計人員放棄了由于操作系統(tǒng)原因而采用的毫秒級頻率，開發(fā)的電路檢查輸入緩沖，根據(jù)后面幾行代碼來隨時選擇電壓和頻率。這意味著，有可能在十幾個納秒內(nèi)改變頻率和電壓，而不是在毫秒量級。更快的DVFS意味著，芯片能夠更好的滿足每一模塊的處理能耗需求。但這也對調(diào)節(jié)器的要求提高了，僅有外部調(diào)節(jié)器不能滿足需求。

Karnik說 ， 為達到這一水平的動態(tài)響應(yīng)， Haswell等Intel芯片使用了可編程管芯線性調(diào)節(jié)器(圖3) 。在處理器固有的數(shù)字CMOS中實現(xiàn)這些模塊，把2.4 V基本電壓降低到可選的輸出范圍內(nèi)，在0.6-1.8 V之間，步長是12.5 mV。調(diào)節(jié)器能夠以100 MHz的頻率改變電壓，擺率達到了令人吃驚的100 A/ns，可跟蹤電源和時鐘選通數(shù)字模塊產(chǎn)生的極大的負載變化。毫無疑問，如果調(diào)節(jié)器控制環(huán)只有一兩厘米的電路板走線和引線框，是不可能實現(xiàn)這類性能的。

圖3. 對Intel Haswell芯片電源分配網(wǎng)絡(luò)的高層描述，顯示了內(nèi)部電壓調(diào)節(jié)器提供了不同的模塊。

Karnik提醒說，采用這類設(shè)計并不是出于謹慎的目的。Intel選擇的實現(xiàn)方法采用了管芯電感，因此， Intel必須在其后端線路處理流程中引入磁體材料。對于設(shè)計團隊，對調(diào)節(jié)器網(wǎng)絡(luò)建模的難度非常大，這會有很多個區(qū)域，數(shù)百萬個仿真單元。必須在全部電壓范圍內(nèi)對設(shè)計進行驗證——在制造時進行測試，還要在全部負載范圍內(nèi)維持效率不變。

Karnik說 ：“ 內(nèi)部調(diào)節(jié)器占用了很大的管芯面積 ， 需要進行規(guī)劃和調(diào)試。但必須這樣做。”這不但能夠?qū)﹄妷哼M行瞬時調(diào)節(jié)，響應(yīng)快速變化的負載，而且避免了采用7個外部芯片。

如果Intel能夠繼續(xù)指明其他供應(yīng)商先進SoC的發(fā)展方向， 那么，我們將看到對負載點調(diào)節(jié)的需求越來越大，看到調(diào)節(jié)器本身逐步轉(zhuǎn)到SoC中，在某些情況下，自己還會有電感。當然，設(shè)計總會遇到挑戰(zhàn)，SoC供電技術(shù)會不斷發(fā)展。