遙想當(dāng)年，英特爾（Intel）創(chuàng)始人之一戈登·摩爾創(chuàng)造了摩爾定律，為半導(dǎo)體行業(yè)發(fā)展指明了一條羅馬大道。不過，畢竟理論自1965年至今已有五十余年，節(jié)點(diǎn)已微縮至幾近納米極限，行業(yè)摩爾定律逐漸放緩，甚至有言道“摩爾定律已死”。

擺在現(xiàn)實的是，納米節(jié)點(diǎn)轉(zhuǎn)換越來越難了，物理極限越來越近了。處在后摩爾時代的企業(yè)只能默默面對納米極限的逼近嗎？最近，英特爾為記者揭秘摩爾定律探索中的新拐點(diǎn)，即封裝技術(shù)。

封裝技術(shù)成為摩爾定律的新拐點(diǎn)

摩爾定律到底是什么，封裝技術(shù)和摩爾定律到底有什么關(guān)系？請聽筆者細(xì)細(xì)道來。1965年起初，戈登·摩爾表示集成電路上可容納的元器件數(shù)量約18個月便會增加一倍，后在1975年將這一定律修改為單位面積芯片上的晶體管數(shù)量每兩年能實現(xiàn)翻番。

回望摩爾定律整個歷史，讓晶體管溝道進(jìn)一步縮短，突破物理極限也曾先后經(jīng)歷多個瓶頸。首先碰到的便是半導(dǎo)體材料的限制，由此行業(yè)發(fā)明了電化學(xué)鍍銅和機(jī)械平面化的雙鑲嵌結(jié)構(gòu)技術(shù)；而后遇到了設(shè)備物理限制，Si柵極和SiO2柵極電介質(zhì)材料被金屬柵極和高K電介質(zhì)取代；再到193nm節(jié)點(diǎn)以上，受到光刻技術(shù)限制，行業(yè)光刻技術(shù)得以發(fā)揚(yáng)，在制程節(jié)點(diǎn)45nm-32nm下產(chǎn)生了浸沒工藝、16nm-10nm下產(chǎn)生了多重曝光工藝、7nm-5nm則引入了極紫外線（EUV）工藝。

因此，可以看出，為了延續(xù)摩爾定律，專家絞盡腦汁想盡各種辦法，包括改變半導(dǎo)體材料、改變整體結(jié)構(gòu)、引入新的工藝。但不可否認(rèn)的是，摩爾定律在近幾年逐漸放緩。10nm、7nm、5nm……芯片制程節(jié)點(diǎn)越來越先進(jìn)，芯片物理瓶頸也越來越難克服。

因此，業(yè)內(nèi)專家指出了后摩爾時代的硅技術(shù)的發(fā)展方向。一種是繼續(xù)采用“硅-馮諾依曼”范式，通過改變結(jié)構(gòu)形成新型器件，使得摩爾定律能夠繼續(xù)；另一種則是采用類腦模式的新興架構(gòu)，利用3D封裝模擬神經(jīng)元特性，構(gòu)建存算一體的計算，這種架構(gòu)不僅低功耗，還擁有并行性。

反觀摩爾定律的“忠實粉絲”英特爾，一直以來默默按照戈登·摩爾描繪的路線發(fā)展，通過窺探巨頭的發(fā)展，我們能看出什么？

近期，英特爾宣布進(jìn)入IDM 2.0時代，彼時英特爾CEO帕特·基辛格宣布英特爾將開放代工服務(wù)（IFS）。上個月，帕特·基辛格向投資者表示：“我們已經(jīng)看到潛在的代工客戶對封裝技術(shù)非常感興趣”。

英特爾院士、封裝研究與系統(tǒng)解決方案總監(jiān)Johanna Swan表示，封裝從未如此備受青睞。根據(jù)定義，封裝是圍繞一個或多個硅晶片的外殼，可以保護(hù)晶片免受外界影響，實現(xiàn)散熱，提供電源，并將它們連接至計算機(jī)的其余組件。封裝是用來建立外部連接的，但同時可以優(yōu)化內(nèi)部性能，一直達(dá)到晶體管這一級別。

那么封裝究竟和摩爾定律有什么關(guān)系呢？Swan表示，封裝的下一個基石是“功能致密化……即最大化單位體積性能”。

簡單來說，封裝能夠減少芯片間的凸點(diǎn)間距，增大凸點(diǎn)密度。整體的密度越大，實際上也代表著單位面積上晶體管數(shù)量越密。所以說，封裝雖然和摩爾定律沒有直接關(guān)聯(lián)，但卻又影響著摩爾定律的發(fā)展。

而目前來說，英特爾已逐漸將芯片從單一芯片拆分成為數(shù)個小芯片，然后進(jìn)行自由組合，這就是英特爾的小芯片Chiplet 2.0的技術(shù)。因此，這樣的方式之下，對于封裝和互連技術(shù)要求則會更高。

除此之外，需要注意的是，英特爾還宣布過神經(jīng)擬態(tài)芯片“Loihi”，該產(chǎn)品相比傳統(tǒng)計算機(jī)架構(gòu)來說，完全模糊了內(nèi)存和處理之間的界限。實際上，這也對應(yīng)了之前業(yè)內(nèi)專家的分析，之所以能夠模擬神經(jīng)元特性，得益于先進(jìn)的3D封裝技術(shù)，因此在此方面封裝也“立了大功”。

英特爾的封裝技術(shù)正邁向新的凸點(diǎn)間距

那么巨頭英特爾的封裝技術(shù)是如何發(fā)展的？根據(jù)Swan的介紹，從標(biāo)準(zhǔn)封裝到EMIB（嵌入式多管芯互聯(lián)橋接）再到Foveros，凸點(diǎn)間距從100μm縮減到50-25μm。展望未來，英特爾要做到小于10μm的凸點(diǎn)間距。

據(jù)英特爾介紹，EMIB是英特爾的一種2.5D高密度微縮技術(shù)，通過EMIB技術(shù)可以實現(xiàn)更好的導(dǎo)線密度。通過將硅中介層放入封裝內(nèi)，因而可進(jìn)行局部高密度布線，并非全部芯片的高密度布線。利用EMIB技術(shù)，可將典型FCBGA（有機(jī)封裝）的IO層提升至256-1024 IO/mm/層。這項技術(shù)能夠?qū)崿F(xiàn)55-36μm的凸點(diǎn)間距和每平方毫米330-722/m㎡的凸點(diǎn)密度，功率可以控制在0.5pJ/bit。

Foveros則是一種3D高密度微縮技術(shù)，如若在此基礎(chǔ)上進(jìn)行完美的設(shè)計，IO就甚至可以達(dá)到從400至10000IO/mm2。這項技術(shù)能夠?qū)崿F(xiàn)50-25μm的凸點(diǎn)間距和400-1600/m㎡的凸點(diǎn)密度，功率可以控制在0.15pJ/bit。

既然英特爾的目標(biāo)是10μm以下，那么如何實現(xiàn)？答案是“混合結(jié)合”的Hybrid bonding技術(shù)。去年第二季度，這項技術(shù)的測試芯片已經(jīng)流片，利用該技術(shù)不僅能夠?qū)崿F(xiàn)10μm凸點(diǎn)間距的愿景，還能使得凸點(diǎn)密度達(dá)到10000/m㎡，功率控制在0.05 pJ/bit。并且，混合結(jié)合技術(shù)可以使用與晶片到晶圓，也可以使用與晶圓到晶圓。

Swan強(qiáng)調(diào)，Hybridbonding能夠使兩芯片間實現(xiàn)更多互連，讓英特爾能夠提供更小、更簡單的電路，也不必做扇入（fan-in）和扇出(fan-out)。有了更簡單的電路，英特爾可以使用更低的電容，以降低通道的功率。

隨著摩爾定律的繼續(xù)推進(jìn)，芯片的尺寸可能會變得越來越小，為了保證足夠的帶寬，必須要在導(dǎo)線上下功夫。整個小芯片尺寸變得越來越小，其實隨著間距變得越來越短，傳統(tǒng)基于焊料的技術(shù)已經(jīng)快要到極限了，這就是為什么英特爾要使用全新的技術(shù)混合結(jié)合Hybrid bonding封裝。

那么Hybrid Bonding到底和Foveros有什么區(qū)別，憑什么混合結(jié)合封裝就能減少凸點(diǎn)間距？根據(jù)Swan的介紹，硅晶片分布在頂部和底部，中間則是帶焊料的銅柱，英特爾所做的就是將它們附著在一起和回焊，讓它升溫。這些芯片之間有不同的溫度，需要熔化焊料，將其放在一起，進(jìn)行連接和回焊，再制作電氣接頭。在這之后，進(jìn)行底部填充膠的分配，將填充有環(huán)氧樹脂的硅放入模具之間以確保它們密封并能夠完成放入并組裝。

Hybrid Bonding與Foveros的焊接工藝不同，與焊接技術(shù)相反，混合結(jié)合技術(shù)使電介質(zhì)的芯片非常光滑，而不是有突出的凸點(diǎn)，甚至實際上還會略微凹陷。當(dāng)采用混合結(jié)合技術(shù)將這兩個組件放在一起時，不必升高溫度，可以在室溫粘合兩個組件。在其相互附著后，再升高溫度并進(jìn)行退火，銅在這時會膨脹，從而形成電氣連接。Swan強(qiáng)調(diào)，這是非常有用的，因為這樣可獲得更高的載流能力。

“我們甚至可以將間距縮小到10微米以下。這樣使我們目前在這些接口之間獲得了比底部填充和緊密的銅密度更好的熱性能。不過，當(dāng)使用混合結(jié)合技術(shù)時，將需要一種新的制造、清潔和測試方法”，Swan如是說。

實際上，這種更小的間距頗具吸引力，能夠聯(lián)動許多技術(shù)的進(jìn)化。Swan為記者解釋，英特爾曾在2020年架構(gòu)日中展出晶片的分解技術(shù)，英特爾將其分為GPU、CPU、IO等芯片或區(qū)塊，這樣就可以利用單獨(dú)的IP的復(fù)用減少開發(fā)時間和芯片缺陷。

在Hybrid Bonding技術(shù)誕生之際，能夠有效減少凸點(diǎn)間距，實現(xiàn)更高的凸點(diǎn)密度和更低的功耗。

“不過，在焊接轉(zhuǎn)向Hybrid Bonding后，依然需要面對另一個挑戰(zhàn)”，Swan坦言，突然有了這么多區(qū)塊，如果保持制造流程以相同的速度進(jìn)行，但現(xiàn)在又有更多的晶片需要放置?！?span>

我們正在考慮的解決方案是批量組裝，我們稱之為自組裝”，Swan這樣為記者介紹。

目前自組裝已經(jīng)有一些研究在進(jìn)行中，英特爾正在積極與CEA-LETI合作研究，旨在一次能夠放置更多個晶片，同時確定性使用非常小的晶片快速放置。目前來說，混合結(jié)合自組裝已成為英特爾研究的重點(diǎn)，放在了研究路線圖之中。

英特爾的封裝技術(shù)是三位一體的

除了在功率效率和互連密度上的提升，英特爾還將封裝技術(shù)分出可擴(kuò)展性這個維度。這一維度之上，包括Co-EMIB和ODI兩個技術(shù)。

按照之前英特爾的介紹來說，Co-EMIB是融合EMIB技術(shù)和Foveros技術(shù)的一種封裝，是融合2.5D和3D的技術(shù)。如果將EMIB理解成水平方向，F(xiàn)overos理解成垂直方向，那么Co-EMIB就是三位一體的兼顧兩個方向的封裝方式，能夠真正發(fā)揮高密度微縮的效果。

可以說，可擴(kuò)展的Co-EMIB的技術(shù)是發(fā)揮所有封裝方式優(yōu)勢的平臺，也是2.5D和3D封裝技術(shù)碰撞交融、各自發(fā)揮優(yōu)勢的匯集地。

實際上，市場大趨勢下，友商也開始逐漸將2.5D和3D封裝技術(shù)進(jìn)行組合。Swan認(rèn)為，這種組合的趨勢將繼續(xù)持續(xù)下去，并且這種趨勢能夠為產(chǎn)品帶來更多的機(jī)會和差異化優(yōu)勢。

英特爾利用2.5D和3D封裝組合的成果就是Ponte Vecchio，該產(chǎn)品定位于超級計算機(jī)加速器。根據(jù)最近帕特·基辛格透露的信息，Ponte Vecchio采用了英特爾迄今最先進(jìn)的封裝工藝，晶體管規(guī)模突破1000億，最多可集成多達(dá)47顆不同芯片模塊，提供千萬億次(PFlops)的計算能力。

另一個頗具可擴(kuò)展性的技術(shù)就是ODI（全方位互連技術(shù)）。根據(jù)此前的介紹，在常規(guī)的疊加方式下，下面的基礎(chǔ)裸片必須是較大的，它要大于上面疊加的所有小芯片的總和。通過ODI技術(shù)可以改變這一點(diǎn)，兩者之間可以進(jìn)行更好的協(xié)調(diào)，并且可以上下做到面積統(tǒng)一。

英特爾的全新全方位互連技術(shù)（ODI）為封裝中小芯片之間的全方位互連通信提供了更大的靈活性。頂部芯片可以像EMIB技術(shù)下一樣與其他小芯片進(jìn)行水平通信，同時還可以像Foveros技術(shù)下一樣，通過硅通孔（TSV）與下面的底部裸片進(jìn)行垂直通信。另外，這種方法減少了基底晶片中所需的硅通孔數(shù)量，為有源晶體管釋放了更多的面積，并優(yōu)化了裸片的尺寸。

ODI屬于另一種優(yōu)化，通過添加 ODI 封裝技術(shù)能為客戶帶來更多定制化的方案。

總結(jié)

“僅僅將英特爾這一封裝技術(shù)引起的芯片設(shè)計制造變革稱作“小改變”，過于輕描淡寫了”，Swan如是說。

通過上文的內(nèi)容來看，實際上英特爾推進(jìn)的現(xiàn)今封裝技術(shù)，不僅達(dá)到了晶體管的級別，使得成為摩爾定律探索的新關(guān)鍵，還與未來新架構(gòu)息息相關(guān)。

自從英特爾推出英特爾代工服務(wù)（IFS）后，現(xiàn)今的封裝技術(shù)不僅吸引了潛在代工客戶，還使英特爾能夠提供各種領(lǐng)先產(chǎn)品。

在筆者看來，在摩爾定律逐漸逼近極限之時，未來集成電路行業(yè)在后摩爾時代不僅要著眼于半導(dǎo)體材料、結(jié)構(gòu)和工藝，還要注意封裝互連技術(shù)對晶體管的影響，或許這是未來破局的關(guān)鍵。

在第一顆7nm芯片誕生之后，每次制程的提高都會有著摩爾定律將死的語言。反觀行業(yè)，已逐漸顯露一些對1nm制程后的研究成果。

最后，筆者想要引用一句非常喜歡的話：“每一次遇到摩爾定律的極限，我們都能車到山前必有路，找到新的方向和發(fā)展空間，摩爾定律不會死去，會死的或許只是跟不上時代前進(jìn)的公司?！?span>