功耗，研發(fā)工程師每年都會關(guān)注的詞匯之一。在電子器件設(shè)計過程中，我們往往需要追求低功耗設(shè)計，如FPGA的低功耗設(shè)計等。為增進大家對功耗的了解程度，本文將對CPLD中的降低功耗的技術(shù)予以介紹。如果你對功耗具有興趣，不妨和小編共同往下閱讀哦。

一、前言

術(shù)語“零功耗”有不同的解釋，它的本意是指CPLD具有非易失的、可立即上電使用的特征。現(xiàn)在“零功耗”的含義是指在大多數(shù)應(yīng)用中CPLD具有許多節(jié)省功耗的特點，以及可以用于充分減少器件功耗需求的核心邏輯。這些新的低功耗特征包括輸入門控和上升速率的控制。例如，在普通CPLD中，當32個輸入 和32個輸出在100MHz頻率下翻轉(zhuǎn)時會消耗 2.8mA的電流。然而，使用零功耗CPLD，通過輸入門控技術(shù)，同樣的設(shè)計僅消耗0.026mA的電流。

通過優(yōu)化設(shè)計架構(gòu)來降低功耗的實現(xiàn)方法有很多種，包括降低時鐘頻率、總線端接、低電壓工作，以及限制總線負載等。然而，即使采用這些低功耗技術(shù)，常規(guī)CPLD的功耗也常常使它們被排除在電池供電設(shè)備之外，但目前，CPLD制造商已經(jīng)開發(fā)出了“零功耗”的CPLD器件。

二、輸入門控技術(shù)

不同制造商對輸入門控的稱謂不同，例如，LatTIce半導(dǎo)體公司稱其為“功率監(jiān)視(Power Guard)”。輸入門控是降低CPLD工作功耗的最簡單方法，它通過將邏輯陣列與外部變化的輸入信號斷開來實現(xiàn)，因為任何狀態(tài)改變的邏輯都消耗功率。當邏輯陣列不需要保留內(nèi)部邏輯動作時，它就與外部輸入源斷開。而當使能輸入門控時，內(nèi)部邏輯和相應(yīng)輸出引腳就都維持在它們所在的狀態(tài)。輸入門控由I/O引腳 和輸入緩沖之間的邏輯組成。門控邏輯是由邏輯陣列內(nèi)部宏單元之一的一個輸出控制的，如圖1所示。輸入門控功能可以逐個引腳使能或禁止。有些CPLD系列為 所有的輸入引腳提供了一個輸入門控塊，而另外一些CPLD則使用多個塊來為眾多I/O的個別部分提供精確控制。

三、上升速率控制

上升速率控制為每個I/O引腳提供了兩種輸出緩沖狀態(tài)改變方式：快速和慢速上升速率。采用短PCB走線和良好端接的設(shè)計可以選擇快速上升速率，這樣 做能夠在以最快速率工作的狀態(tài)和實際使用的低功耗狀態(tài)間進行切換。對于長PCB走線和非端接的高速設(shè)計，慢速上升速率所產(chǎn)生的反射和噪聲都很低，并使地彈 噪聲最小。

四、其他先進的CPLD特征

極低功耗CPLD器件的其他先進特征還包括輸入遲滯、片上振蕩器，以及可編程端接等。輸入遲滯可以為慢速變化的輸入信號提供改善的抗噪聲性能。

最新的CPLD系列器件具有非常高效的I/O單元和在3.3V和2.5V輸入信號上的全部遲滯功能。如果設(shè)計者希望降低CPLD的功率效率，也可以選擇禁止遲滯功能，以節(jié)省I/O單元的功率消耗。

為了降低系統(tǒng)總體成本，先進的CPLD目前都包括一個片上振蕩器用來提供系統(tǒng)時鐘。振蕩器通常用于上電順序控制、鍵盤掃描和顯示控制器等。集成振蕩器可以減少系統(tǒng)器件數(shù)，并節(jié)省了專用振蕩器的成本。在不需要片上振蕩器的設(shè)計中，該部分可以被禁用，以降低功耗。

所有零功耗CPLD都為輸入引腳提供了多種形式的可編程I/O端接方式，以此來降低由于外部三態(tài)總線所消耗的功耗。當非端接或浮動的輸入信號在高電平和低電平邏輯之間漂動的時候，會消耗大量不確定的功率。

CPLD的型號不同，它們的功能也各異，大部分都具有總線保持鎖存器、上拉、下拉或非端接等，如圖2所示。例如，LatTIce半導(dǎo)體公司 的4種型號CPLD都可以在每個引腳上指定上述功能。其他制造商的器件在每個引腳上可以選擇上拉和總線保持，或者為總線保持和上拉指定全局端接，而且每個引腳都可以被包含或排出端接信號組。

每一代手持設(shè)備都將一些增加的產(chǎn)品功能設(shè)計到更小的空間中，而且CPLD也成了方案的一部分。其中一個重要的原因就是CPLD可以“快速修正”ASSP和ASIC器件中的一些設(shè)計問題。

CPLD制造商所提供的零功耗器件品種非常齊全，不同價格的器件封裝從小至5mm&TImes;5mm到大至28mm&TImes;28mm，可獲得的I/O引腳數(shù)從21個到324引腳BGA封裝中的270個。片式BGA封裝提供了優(yōu)化的I/O引腳數(shù)與封裝尺寸的比率，64個宏單元的ispMACH 4000ZE CPLD在5mm×5mm的封裝中有52個I/O引腳，如圖3所示，而且整個系列的CPLD也集成了功率監(jiān)視(Power Guard)輸入門控，每個器件包括2～16段的功率分區(qū)，可以在功率控制上實現(xiàn)更細的粒度。

增強的片上振蕩器包括除n定時器模塊，所有I/O引腳均支持上拉、下拉和可以在每個引腳上被使能的總線保持器。

在器件上電過程中，所有I/O引腳都處于下拉模式，這可以降低從外部信號線上吸入電流的強度，一片32個宏單元CPLD的典型待機電流是10μA。

五、CPLD有助于設(shè)計優(yōu)化

當功能和各種接口不斷增加到已有設(shè)計中時，零功耗CPLD器件可以非常容易地實現(xiàn)這種需求，并且不會增加系統(tǒng)的功耗預(yù)算?；仡櫼幌伦罱餍械谋銛y式GPS接收器便可以看到在接口和邏輯功能方面需要多個專用器件，包括一個SD卡接口、總線收發(fā)器和端口擴展器。這些功能都被集成到一個零功耗 CPLD器件中，從而減少了設(shè)備所用器件的數(shù)量，降低了成本，也增加了總體可靠性。

以上便是此次小編帶來的“功耗”相關(guān)內(nèi)容，通過本文，希望大家對CPLD中的降低功耗的技術(shù)具備一定的了解。如果你喜歡本文，不妨持續(xù)關(guān)注我們網(wǎng)站哦，小編將于后期帶來更多精彩內(nèi)容。最后，十分感謝大家的閱讀，have a nice day!