據(jù)最新消息，在VLSI 2020上，IMEC發(fā)表了有關(guān)單片CFET的有趣論文，我有機(jī)會采訪了其中一位作者Airoura Hiroaki。

三星已經(jīng)宣布，他們將在3nm的時候轉(zhuǎn)向水平納米片(Horizontal Nanosheets ：HNS)。臺積電(TSMC)保持3nm的FF，但預(yù)計將轉(zhuǎn)移到2nm的新架構(gòu)。

在業(yè)界眾所周知，F(xiàn)inFET(FF)即將達(dá)到其定標(biāo)壽命。

假設(shè)英特爾當(dāng)時仍在追求自己的技術(shù)，則預(yù)計英特爾將保留7nm的FF，然后再遷移至5nm的HNS。

該行業(yè)最可能的路線圖是從FF到帶有或不帶有Forksheets的HNS，然后過渡到CFET(Complimentary FETs)。

Imec CMOS路線圖。

從以上技術(shù)藍(lán)圖來看，28納米使用了High-K/Metal Gate，16納米---14納米導(dǎo)入了FinFET，7納米---5納米采用了EUV曝光設(shè)備，此外，還將Co應(yīng)用于Middle of Line(MOL)上。

MOL是一種將晶體管(FOEL)與多層配線(BEOL)連接在一起的孔(Via)，雖然imec使用了Co，還有其他選擇項如Mo、Ru等。

此外，4納米---3納米中采用了具有Nanosheet結(jié)構(gòu)的晶體管。

此次的VLSI座談會上，有關(guān)7納米、5納米、3納米的文章發(fā)布得比較多，然而，筆者卻發(fā)現(xiàn)將Gate All Around(GAA)的Nanosheet結(jié)構(gòu)應(yīng)用在這些節(jié)點(diǎn)上的情況是全球共通的認(rèn)知。

同時從技術(shù)藍(lán)圖看，在2納米中，使用搭載了Buried Power Rail(BPR，在晶體管下埋入電源線的構(gòu)造)的Forksheet晶體管;在1納米中，將會使用采用了BPR的Complementary FET(CFET)。

imec在其內(nèi)部達(dá)成了以下共識：3納米之前采用Nanosheet、2納米采用Forksheet、1納米采用CFET。

也就是說，在此次VLSI座談會上，imec也是基于以上技術(shù)藍(lán)圖而做的發(fā)表。從上圖可以清晰地看出FinFET、Nanosheet、Forksheet、CFET的結(jié)構(gòu)變化。

從FinFET到CFET，通過將Contact Poly Pitch(PP)做到最小、分離nMOS和pMOS，以達(dá)到縮小SRAM面積的效果。

Forksheet 和CFET通過堆疊nFET和pFET器件的CFET改善n到p的間距來縮小尺寸，見圖2。

CFET結(jié)構(gòu)在當(dāng)前的工作中，已經(jīng)開發(fā)了“單片”(monolithic) CFET，方法是將單獨(dú)的硅片用于nFET和pFET，然后將它們粘合在一起，而按照順序(sequential)，CFET則會將兩種類型的FET都制造在同一硅片上。

Imec聲稱單片技術(shù)比順序技術(shù)便宜，而順序技術(shù)要求SOI會增加襯底成本1%。

單片CFET的成本優(yōu)勢在1納米中，IMEC采用了將nMOS和pMOS縱向排列的CFET(如下圖8)，雖然CFET的工藝流程非常復(fù)雜，但毫無疑問，極大地縮小了CMOS、SRAM的面積，達(dá)到了集成化。

問題是是否做到了人們所期待的晶體管的特性，這是未來研發(fā)的關(guān)鍵。

我發(fā)現(xiàn)起始晶圓成本高出約1%，這有兩個原因，一是，我不相信順序CFET需要SOI，二是，SOI比標(biāo)準(zhǔn)晶圓貴了約1%。整體方法還將需要兩個起始晶圓，而不僅僅是一個。

我認(rèn)為這種成本分析需要更多的調(diào)查。在單片方法中，nFET和pFET在分離的晶圓上制造，從而可以針對該器件優(yōu)化每個器件的制造流程。每個晶片的處理流程。

隨著我們朝N3方向發(fā)展，n到p的分離減少了寄生效應(yīng)并提高了性能。同樣，通過從FF移至GAA)可以在所有四個側(cè)面而不是三個側(cè)面上提供一個柵極，從而改善了靜電控制。

此外，最重要的是，這項工作中制造的單片CFET為下一代器件提供了順序CFET的替代方案，需要進(jìn)一步研究。