硅片級(jí)可靠性（WLR）測試最早是為了實(shí)現(xiàn)內(nèi)建（BIR）可靠性而提出的一種測試手段。硅片級(jí)可靠性測試的最本質(zhì)的特征就是它的快速，因此，近年來它被越來越多得用于工藝開發(fā)階段。工藝工程師在調(diào)節(jié)了工藝后，可以馬上利用WLR測試的反饋結(jié)果，實(shí)時(shí)地了解工藝調(diào)節(jié)后對可靠性的影響。這樣就把可靠性測試糅合和工藝開發(fā)的整個(gè)過程當(dāng)中。如今，工藝更新?lián)Q代非?？欤?，WLR就成為了一種非常有效的快速方法使工藝開發(fā)的進(jìn)程大大加快。同時(shí)，各個(gè)公司在工藝開發(fā)后都會(huì)發(fā)行一個(gè)針對WLR的技術(shù)報(bào)告，這也為業(yè)界廣泛接受。JEDEC也為此專門制定了一個(gè)標(biāo)準(zhǔn)，而且不定時(shí)的更新其內(nèi)容。

　　WLR要測試的項(xiàng)目主要有以下幾大類：①互連線可靠性（電遷移）；②氧化膜可靠性；③熱載流子及NBTI；④等離子損傷（天線效應(yīng)）等。用于工藝開發(fā)的WLR流程主要如下。

　　首先，制定一個(gè)WLR計(jì)劃，包括對測試樣品的要求（樣品數(shù)、測試面積、Lot數(shù)等），一些設(shè)計(jì)規(guī)則和所有達(dá)到的規(guī)范。比如說電遷移中，要給出最大設(shè)計(jì)電流，器件使用溫度等，評價(jià)氧化膜的可靠性時(shí)，如果是用斜坡電壓法則要求測試面積大于10cm2，缺陷密度不能大于一定的值（D0）；如果是用恒定電壓法，則要給出加在柵極上的電壓分別有多大等等。在評價(jià)熱載流子效應(yīng)時(shí)，一般要求熱載流子中直流壽命大于0.2年等。下面詳細(xì)介紹一下各個(gè)項(xiàng)目。

　　互連線可靠性（電遷移）

　　電遷移（EM）是微電子器件中主要的失效機(jī)理之一，電遷移造成金屬化的開路和短路，使器件漏電流增加。在器件向亞微米、深亞微米發(fā)展后，金屬化的寬度不斷減小，電流密度不斷增加，更易于因電遷移而失效。因此，隨著工藝的進(jìn)步，EM的評價(jià)備受重視。

　　導(dǎo)致電遷移的直接原因是金屬原子的移動(dòng)。當(dāng)互連引線中通過大電流時(shí)，靜電場力驅(qū)動(dòng)電子由陰極向陽極運(yùn)動(dòng)，高速運(yùn)動(dòng)的電子與金屬原子發(fā)生能量交換，原子受到猛烈的電子沖擊力，這就是所謂的電子風(fēng)力。但是，事實(shí)上金屬原子同時(shí)還受到反方向的靜電場力。當(dāng)互連線中的電流密度較高時(shí)，向陽極運(yùn)動(dòng)的大量電子碰撞原子，使得金屬原子受到的電子風(fēng)力大于靜電場力。因此，金屬原子受到電子風(fēng)力的驅(qū)動(dòng)，使其從陰極向陽極定向擴(kuò)散，從而發(fā)生電遷移。

　　傳統(tǒng)的評價(jià)電遷移的方法是封裝法。對樣品進(jìn)行封裝后，置于高溫爐中，并在樣品中通過一定電流，監(jiān)控樣品電阻的變化。當(dāng)樣品的電阻變化到一定比例后，就認(rèn)為其發(fā)生電遷移而失效，這期間經(jīng)過的時(shí)間就為在該加速條件下的電遷移壽命。但是封裝法的缺點(diǎn)是顯而易見的，首先封裝就要花費(fèi)很長的時(shí)間，同時(shí)，用這種方法時(shí)通過金屬線的電流非常小，測試非?；ㄙM(fèi)時(shí)間，一般要好幾周。因?yàn)樵谟梅庋b法時(shí)，爐子的溫度被默認(rèn)為就是金屬線溫度，如果有很大的電流通過金屬線會(huì)使其產(chǎn)生很大的焦耳熱，使金屬線自身的溫度高于爐子的溫度，而不能確定金屬線溫度。

　　所以，后來發(fā)展了自加熱法（ISO-thermal）。該方法不用封裝，可以真正在硅片級(jí)測試。它是利用了金屬線自身的焦耳熱使其升高。然后用電阻溫度系數(shù)（temperature coefficient of resistance，TCR）確定金屬線的溫度。在實(shí)際操作中，可以調(diào)節(jié)通過金屬線的電流來調(diào)節(jié)它的溫度。實(shí)際應(yīng)用表明，這種方法對于金屬線的電遷移評價(jià)非常有效，但是對于通孔的電遷移評價(jià)，該方法就不適用了。因?yàn)椋^大的電流會(huì)導(dǎo)致通孔和金屬線界面出的溫度特別高，從而還將無法確定整個(gè)通孔電遷移測試結(jié)構(gòu)的溫度。針對這種情況，又有研究者提出了一種新的測試結(jié)構(gòu)——多晶硅加熱法。這種方法是利用多晶硅作為電阻，通過一定電流后產(chǎn)生熱量，利用該熱量對電遷移測試結(jié)構(gòu)進(jìn)行加熱。此時(shí)，多晶硅就相當(dāng)于一個(gè)爐子。該方法需要注意的是在版圖設(shè)計(jì)上的要求比較高，比如多晶硅的寬度，多晶硅上通孔的數(shù)目等都是會(huì)影響其加熱性能的。

　　以上三種方法得到的都是加速測試條件下的電遷移壽命，我們需要的是在使用條件和設(shè)計(jì)規(guī)則電流下的電遷移壽命，利用Black方程來推得我們想要的電遷移壽命。 氧化膜可靠性

　　集成電路以高速化和高性能化為目標(biāo)，實(shí)現(xiàn)著進(jìn)一步的微細(xì)結(jié)構(gòu)。隨著微細(xì)結(jié)構(gòu)在工業(yè)上的實(shí)現(xiàn)， 降低成本和提高集成度成為可能。另一方面，隨著MOS 集成電路的微細(xì)化，柵氧化層向薄柵方向發(fā)展，而電源電壓卻不宜降低，柵氧化層工作在較高的電場強(qiáng)度下，從而使柵氧化層的抗電性能成為一個(gè)突出的問題。柵極氧化膜抗電性能不好將引起MOS器件電參數(shù)不穩(wěn)定，進(jìn)一步可引起柵氧的擊穿。柵氧擊穿作為MOS 電路的主要失效模式已成為目前國際上關(guān)注的熱點(diǎn)。

　　評價(jià)氧化膜可靠性的結(jié)構(gòu)一般都是MOS電容，評價(jià)氧化膜不同位置的特性，需要設(shè)計(jì)不同的結(jié)構(gòu)，主要有三種結(jié)構(gòu)：大面積MOS電容，多晶硅梳狀電容，有源區(qū)梳狀電容等。評價(jià)氧化膜的方法主要有斜坡電壓法，恒定電壓法以及恒定電流法（用的相對較少）。

　　斜坡電壓法

　　測試時(shí)使MOS電容處于積累狀態(tài)，在柵極上的電壓從使用電壓開始掃描一直到氧化膜擊穿為止，擊穿點(diǎn)的電壓即為擊穿電壓（Vbd），同時(shí)我們還可以得到擊穿電量（Qbd）。按照J(rèn)EDEC標(biāo)準(zhǔn)，用斜坡電壓法時(shí)，總的測試結(jié)構(gòu)的氧化膜面積要達(dá)到一定的要求（比如大于10cm2等）。做完所有樣品的測試后，對得到的擊穿電壓進(jìn)行分類：

　　● 擊穿電壓《使用電壓：早期失效；

　　● 使用電壓《擊穿電壓

　　● 擊穿電壓》m×使用電壓：本征失效

　　然后計(jì)算缺陷密度D：

　　D＝（早期失效數(shù)＋可靠性失效數(shù)）/總的測試面積；

　　如果D《 D0，則通過；

　　如果D》D0，則沒有通過。

　　此外，得到的擊穿電量也可以作為判定失效類型的標(biāo)準(zhǔn)，一般當(dāng)Qbd《0.1C/cm2 就認(rèn)為是一個(gè)失效點(diǎn)，但是當(dāng)工藝在0.18μm以上，Qbd一般只是作為一個(gè)參考，并不作為判定標(biāo)準(zhǔn)，因?yàn)镼bd和很多測試因素有關(guān)。

　　恒定電壓法

　　在柵極上加恒定的電壓，使器件處于積累狀態(tài)。這就是一般所說的TDDB（time dependent dielectric breakdown ）。經(jīng)過一段時(shí)間后，氧化膜就會(huì)擊穿，這期間經(jīng)歷的時(shí)間就是在該條件下的壽命。在測得三個(gè)高于使用電壓的電壓的壽命后，用一定的模型就可以推得在使用條件下的壽命。推算TDDB壽命的模型主要有兩種，E模型和1/E模型。已有的研究表明，在不同的電場下TDDB壽命符合不同的模型，在低場下符合E模型，在高場下符合1/E模型，這就給使用條件下的TDDB壽命的推算帶來很大麻煩。為了使用E模型，必須測得在較低電場下的TDDB壽命，但是這樣的話就要花費(fèi)相當(dāng)大的測試時(shí)間，這是目前需要解決的一個(gè)問題。

　　熱載流子效應(yīng)

　　隨著MOSFET器件尺寸的不斷縮小，熱載流子效應(yīng)嚴(yán)重地影響器件與電路地可靠性。對熱載流子效應(yīng)的研究已經(jīng)成為MOSFET可靠性研究地?zé)狳c(diǎn)之一。工藝和器件工程是在調(diào)整工藝和器件參數(shù)時(shí)，必須考慮到熱載流子效應(yīng)。薄柵器件熱載流子效應(yīng)引起器件退化的主要因素有三個(gè)：1、氧化層中的電荷注入與俘獲；2、電子和俘獲空穴復(fù)合引起的界面態(tài)；3、高能粒子打斷Si－H鍵引起的界面態(tài)。

　　熱載流子效應(yīng)研究的主要目的之一是建立壽命的可靠性預(yù)測模型。在實(shí)際運(yùn)用中，一般有兩種模型：Isub 模型和Isub/Id模型。因?yàn)閷τ赑MOS，熱載流子效應(yīng)不是非常明顯，所有對于PMOS，一般會(huì)對其進(jìn)行閾值電壓穩(wěn)定性或者NBTI （negative bias temperature instability）的測試。對這些項(xiàng)目的測試方法和要求JEDEC標(biāo)準(zhǔn)都給出了較為詳細(xì)的規(guī)定。

　　等離子損傷

　　等離子工藝已經(jīng)成為現(xiàn)代集成電路制造中不可缺少的一部分。 它具有很多優(yōu)點(diǎn)，如方向性好，實(shí)現(xiàn)溫度低，工藝步驟簡單等，但同時(shí)它也帶來很多對MOS器件的電荷損傷。隨著柵極氧化膜厚度的減小，這種損傷就越來越不能被忽視。它可以劣化柵極氧化膜的各種電學(xué)性能，如：氧化層中的固定電荷密度、界面態(tài)密度、平帶電壓、漏電流等以及和擊穿相關(guān)的一些參數(shù)。導(dǎo)致等離子損傷的本質(zhì)原因是等離子中正離子和電子分布不均勻。在局部區(qū)域，正離子和電子的分布可能是不平衡的，至少在剛開始的時(shí)候是可能的，這些非平衡電荷會(huì)對非導(dǎo)體表明充電，電荷積累到一定程度后就會(huì)發(fā)生F-N 電流，造成對柵極氧化層的損傷。而正離子和電子分布不均勻會(huì)主要發(fā)生在多晶硅和金屬刻蝕時(shí)以及光刻膠剝離時(shí)。

　　已有的研究表明，天線比越大，等離子損傷越厲害。所以對于每種情況（金屬、多晶體硅、通孔等），我們要通過評價(jià)，最后給出一個(gè)結(jié)果，說明在多少的天線比以下是安全的，供電路設(shè)計(jì)工程師參考。這也是設(shè)計(jì)規(guī)則檢查（design rule check，DRC）的一部分。

　　除了以上說提到的這些測試項(xiàng)目以外，還有氧化層中可動(dòng)離子的測試也是目前非常關(guān)注的一個(gè)項(xiàng)目。

　　結(jié)語

　　隨著工藝改進(jìn)速度的不斷加快，硅片級(jí)可靠性的重要性越來越被體現(xiàn)出來。它可以快速的反映出工藝條件的變化對可靠性的影響，把可靠性整合在工藝開發(fā)的整個(gè)過程當(dāng)中。本文在分析硅片級(jí)可靠性測試的重要性的基礎(chǔ)上，介紹了硅片級(jí)可靠性所涉及的各個(gè)項(xiàng)目。同時(shí)，對各個(gè)項(xiàng)目的測試和評價(jià)方法也做了詳細(xì)的分析。通過對硅片級(jí)可靠性測試的現(xiàn)狀分析可以看出，其測試方法、測試速度及準(zhǔn)確性等方面還需要不斷改善和提高。