0 引言
隨著半導體工藝的迅猛發(fā)展以及人們對信息高速化、寬帶化的需求，高速PCB設計已經(jīng)成為電子產(chǎn)品研制的一個重要環(huán)節(jié)，信號完整性(Signal Integrity，SI)問題(包括反射、串擾、定時等)也逐漸發(fā)展成為高速PCB設計中難以避免的難題，若不能較好地解決信號完整性設計問題，將有可能造成高速PCB設計的致命錯誤，浪費財力物力，延長開發(fā)周期，降低生產(chǎn)效率。
當今較主流的高速PCB設計基于SI仿真，在設計過程中融入SI分析與仿真指導設計優(yōu)化，能較好地解決SI問題，產(chǎn)品首次成功率較傳統(tǒng)設計方法顯著提高。目前主流的高速PCB設計EDA工具如Mentor公司的PADS，Cadence公司的Allegro SPB系列都支持SI仿真，且功能強大，為基于SI的高速PCB設計提供了有利條件。對于高速PCB設計者來說，熟悉SI問題的基礎理論知識，熟練掌握SI分析及仿真方法，靈活設計信號完整性問題的解決方案具有非常重要的意義。
本文主要研究了常見反射、串擾、時序等信號完整性問題的基礎理論及解決方法，并基于IBIS模型，采用Cadence_Allegro軟件的Specc-traquest和Sigxp組件工具對設計的高速14位ADC／DAC應用系統(tǒng)實例進行了SI仿真與分析，驗證了常見SI問題解決方法的正確性。

1 常見信號完整性問題及解決方法
1．1 常見信號完整性問題
信號完整性(Signal Integrity)是指信號未受到損傷的一種狀態(tài)，它表示信號質量和信號傳輸后仍保持正確的功能特性。從廣義上講，是指高速產(chǎn)品中由互連引起的所有問題，通過時序、噪聲、電磁干擾(ENI)3種形式影響高速信號的質量，常見的SI問題包括反射、串擾、延遲、振鈴、地彈、開關噪聲、電源反彈、衰減等，解決信號完整性問題的關鍵在于對互連線阻抗的認識，很多SI問題都與互連阻抗有關，下文將從互連線阻抗的角度描述反射、串擾、定時問題。
1．2 反射
反射問題反映的是由單個網(wǎng)絡的信號質量，與單個網(wǎng)絡的信號路徑及信號返回路徑的物理特性有關。信號沿單個網(wǎng)絡傳播時，感受到互連線的瞬態(tài)阻抗變化。若信號感受到的互連阻抗保持不變，則保持不失真；若信號感受到互連的阻抗發(fā)生變化，信號在變化處產(chǎn)生反射，則產(chǎn)生失真。引致互連阻抗發(fā)生變化的主要因素有線寬變化、層轉換、返回平面間隙、接插件、分支線、T型線或樁線、網(wǎng)絡末端。
信號反射、過沖、振鈴現(xiàn)象都是由阻抗突變引起的。反射的信號量由瞬態(tài)阻抗的變化量決定，將單個網(wǎng)絡由突變點劃分為入射前區(qū)域1、入射后區(qū)域2，兩區(qū)域瞬態(tài)阻抗分別為Z1，Z2，則反射信號與入射信號幅度之比為：

式中：Vrefelect為反射電壓；Vincindent為入射電壓；ρ為反射系數(shù)。由式(1)可見，若要減小反射，則需減小ρ。具體的方法為：使用可控阻抗互連線；傳輸線末端終端匹配；采用對多分支結構不敏感的布線拓撲結構；最小化傳輸線幾何不連續(xù)。對于點對點拓撲，常采用端接(即控制傳輸線一端或兩端的阻抗)的方法減小反射。主要端接方法示意如圖1所示。

如圖1所示，源端端接主要采用串行端接，遠(負載)端主要采用并行端接、戴維南端接、RC端接。由于并行端接的電流消耗大，戴維南端接的直流功耗大，RC端接的開關速度低等缺點，最為廣泛使用的是源端串聯(lián)電阻端接的方式，實際設計中需根據(jù)情況選擇使用。

1．3 串擾
串擾發(fā)生在兩個相鄰的網(wǎng)絡之間，若一個網(wǎng)絡發(fā)生動態(tài)變化，將會通過場的作用將噪聲耦合到與其相鄰的靜態(tài)網(wǎng)絡上，從而影響其信號質量。信號傳播時的信號路徑與返回路徑存在邊緣場，會產(chǎn)生容性耦合與感性耦合，稱為互容和互感。當一個網(wǎng)絡發(fā)生動態(tài)變化時，通過邊緣場的作用，容性、感性耦合電流對相鄰網(wǎng)絡造成影響。開關噪聲、地彈都是由串擾引起的。串擾分為近端串擾(NEXT)與遠端串擾(FEXT)，近端接近源端而遠端遠離源端。NEXT與FEXT幅值分別如式(2)，式(3)：


式中：Vb靜態(tài)線后向噪聲電壓；Va1為動態(tài)線上信號電壓；kb為后向串擾系數(shù)；Vf為靜態(tài)線遠端電壓；Va2為信號線電壓；k1為遠端耦合系數(shù)；為兩條線耦合區(qū)的長度；RT為上升時間；CmL，CL，LmL，LL分別為單位長度互容、電容、互感、電感。由式(2)，式(3)可知，減小NEXT的主要方法是減小CmL，LmL，通過加大網(wǎng)絡間的距離可以做到這一點。減小FEXT的主要方法是增加RT，減小L，加大網(wǎng)絡間的距離。減小串擾會增加系統(tǒng)成本，需要折中才能在保證信號完整性的基礎上實現(xiàn)成本最節(jié)省化。
1．4 定時
集成電路只能按規(guī)定的時序接收數(shù)據(jù)，過長的信號延遲可能導致時序違背和功能混亂。當系統(tǒng)時鐘很高時，信號在器件間的傳輸時間以及同步準備時間都縮短了，驅動過載、走線過長都會引起延時。高速電路要求在很短的時間內滿足各種門延時，包括建立時間、保持時間、線延時等，而且在高速PCB中，傳輸線上的分布電容、分布電感都會對信號的數(shù)字切換產(chǎn)生延時，影響數(shù)字電路的建立和保持時間，延時過長可能會導致集成電路無法正確判斷數(shù)據(jù)。常見的時序系統(tǒng)分為普通時序系統(tǒng)和源同步時序系統(tǒng)2類，本文主要介紹普通時序系統(tǒng)的時序問題。所謂普通時序系統(tǒng)(公共時鐘時序系統(tǒng))就是指驅動端和接收端的同步時鐘信號都是由一個系統(tǒng)時鐘發(fā)生器提供的，其主要限制條件如式(4)，
式(5)：

式中：Ts,t，Th,t分別為建立時間與保持時間；Ts,m與Th.m分別為建立時間裕量與保持時間裕量；Tc為時鐘周期；Tp,s為2根CLOCK走線之間的時鐘偏移；Tc.s為時鐘驅動器(PLL)的2個時鐘輸出之間的偏移；Tj為前后兩個時鐘周期之間的誤差；Tc,d為驅動器內部的延時；Tf,d為驅動器到接收端之間的數(shù)據(jù)線飛行時間。對于任何普通時鐘控制系統(tǒng)，如果能保證正常工作，就必須使建立時間裕量和保持時間裕量都至少大于零，即Ts,m>T0,Th,m>0。

2 基于Cadence_Allegro的仿真結果及分析
2．1 高速14位ADC／DAC應用系統(tǒng)簡介
如圖2所示，該應用系統(tǒng)可做ADC／DAC芯片驗證，基于Cyclone2系列的FPGA，可實現(xiàn)DDC，DDS功能。實際應用中待測ADC選用Linear公司14位105 MS／s的芯片LTC2284，DAC芯片采用AD公司14位、210 MSPS的芯片AD9783，系統(tǒng)PCB設計如圖2所示。

2．2 對AD時鐘信號的反射仿真與分析
仿真主要基于IBIS模型，它是用于描述I／O緩沖信息特性的模型，它可以將一個輸出輸入端口的行為描述分解為一系列的簡單的功能模塊，由這些簡單的功能模塊就可以建立起完整的IBIS模型。本應用系統(tǒng)時鐘是由FPGA軟件倍頻后經(jīng)由時鐘緩沖器件分配到ADC，DAC網(wǎng)絡的。提取的由FPGA鎖相環(huán)到時鐘緩沖芯片的拓撲結構如圖3所示。
對其SI仿真如圖4所示。

由圖4可知，由于合理的布局布線，高頻差分時鐘信號經(jīng)過傳輸線時信號發(fā)生的變化極小，保持了較好的質量。
2．3 對AD數(shù)據(jù)信號的仿真分析
對ADC通道A第0位的SI仿真如圖5所示。

如圖6所示，采用端接電阻后數(shù)據(jù)波形質量明顯提升，端接能有效解決阻抗不匹配所引起的反射問題。

3 結語
Cadence_Allegro軟件中的Specctraquest和Sigxp組件工具，為高速PCB的設計與仿真提供了強有力的支撐，包括仿真模型驗證、拓撲分析、布線前與布線后仿真、約束條件的設置、PCB布局布線等硬件環(huán)節(jié)，通過仿真結果可促使設計者較好地把握信號完整性問題，優(yōu)化設計，提高高速PCB設計的一次成功率，較好地應對高速設計所面臨的挑戰(zhàn)。