設(shè)計(jì)一個(gè)FIFO是FPGA設(shè)計(jì)者遇到的最普遍的問題之一。本文著重介紹怎樣設(shè)計(jì)FIFO——
這是一個(gè)看似簡(jiǎn)單卻很復(fù)雜的任務(wù)。
一開始，要注意，F(xiàn)IFO通常用于時(shí)鐘域的過渡，是雙時(shí)鐘設(shè)計(jì)。換句話說，設(shè)計(jì)工程要處理
（work off）兩個(gè)時(shí)鐘，因此在大多數(shù)情況下，F(xiàn)IFO工作于獨(dú)立的兩個(gè)時(shí)鐘之間。然而，
我們不從這樣的結(jié)構(gòu)開始介紹—我們將從工作在單時(shí)鐘的一個(gè)FIFO特例開始。
雖然工作在同一時(shí)鐘的FIFO在實(shí)際應(yīng)用中很少用到，但它為更多的復(fù)雜設(shè)計(jì)搭建一個(gè)平臺(tái)，
這是非常有用的。然后再?gòu)奶乩茝V到更為普通的FIFO，該系列文章包括以下內(nèi)容：
1．單時(shí)鐘結(jié)構(gòu)
2．雙時(shí)鐘結(jié)構(gòu)——雙鐘結(jié)構(gòu)1
3．雙時(shí)鐘結(jié)構(gòu)——雙鐘結(jié)構(gòu)2
4．雙時(shí)鐘結(jié)構(gòu)——雙鐘結(jié)構(gòu)3
5．脈沖模式FIFO
單時(shí)鐘FIFO特例
FIFO有很多種結(jié)構(gòu)，包括波浪型（ripple）FIFO，移位寄存器型以及其他
一些我們并不關(guān)心的結(jié)構(gòu)類型。我們將集中討論包含RAM存儲(chǔ)器的結(jié)構(gòu)類型。
其結(jié)構(gòu)如圖1所示。


通過分析，我們看到圖中有一個(gè)具有獨(dú)立的讀端口和獨(dú)立的寫端口的RAM存儲(chǔ)器。
這樣選擇是為了分析方便。如果是一個(gè)單端口的存儲(chǔ)器，還應(yīng)包含一個(gè)仲裁器保證
同一時(shí)刻只能進(jìn)行一項(xiàng)操作（讀或?qū)懀?，我們選擇雙口RAM（無需真正的雙口RAM，
因?yàn)槲覀冎皇窍Ｍ幸粋€(gè)簡(jiǎn)單的相互獨(dú)立的讀寫端口）是因?yàn)檫@些實(shí)例非常接近實(shí)際情況。
讀、寫端口擁有又兩個(gè)計(jì)數(shù)器產(chǎn)生的寬度為log2(array_size)的互相獨(dú)立的讀、寫地址。
數(shù)據(jù)寬度是一個(gè)非常重要的參數(shù)將在在稍后的結(jié)構(gòu)選擇時(shí)予以介紹，而現(xiàn)在我們不必
過分的關(guān)心它。為了一致，我們稱這些計(jì)數(shù)器為“讀指針”（read pointer）和“寫指針”
（write pointer）。寫指針指向下一個(gè)將要寫入的位置，讀指針指向下一個(gè)將要讀取的位置。
每次寫操作使寫指針加1，讀操作使讀指針加1。
我們看到最下面的模塊為“狀態(tài)”(stauts) 模塊。
這個(gè)模塊的任務(wù)實(shí)給FIFO提供“空”（empty）和“滿”（full）信號(hào)。
這些信號(hào)告訴外部電路FIFO已經(jīng)達(dá)到了臨界條件：如果出現(xiàn)“滿”信號(hào)，
那么FIFO為寫操作的臨界狀態(tài)，如果出現(xiàn)“空”信號(hào)，則FIFO為讀操作的臨界狀態(tài)。
寫操作的臨界狀態(tài)（“full is active”）表示FIFO已經(jīng)沒有空間來存儲(chǔ)更多的數(shù)據(jù)，
讀操作的臨界表示FIFO沒有更多的數(shù)據(jù)可以讀出。status模塊還可告訴FIFO中“滿”或“空”位置的數(shù)值。這是由指針的算術(shù)運(yùn)算來完成了。

實(shí)際的“滿”或“空”位置計(jì)算并不是為FIFO自身提供的。它是作為一個(gè)
報(bào)告機(jī)構(gòu)給外部電路用的。但是，“滿”和“空”信號(hào)在FIFO中卻扮演著
非常重要的角色，它為了能實(shí)現(xiàn)讀與寫操作各自的獨(dú)立運(yùn)行而阻塞性的管
理數(shù)據(jù)的存取。這種阻塞性管理的重要性不是將數(shù)據(jù)復(fù)寫（或重讀），而
是指針位置可以控制整個(gè)FIFO，并且使讀、寫操作改變著指針數(shù)值。如果
我們不阻止指針在臨界狀態(tài)下改變狀態(tài)，F(xiàn)IFO還能都一邊“吃”著數(shù)據(jù)一
邊“產(chǎn)生”數(shù)據(jù)，這簡(jiǎn)直是不可能的。
進(jìn)一步分析：DPRAM若能夠寄存讀出的信號(hào)，這意味著存儲(chǔ)器的輸出數(shù)據(jù)已
被寄存。如果這樣的話，讀指針將不得不設(shè)計(jì)成“read 并加1 ”，也就是說
在FIFO輸出數(shù)據(jù)有效之前，必須提供一個(gè)明確的讀信號(hào)。另一方面，如果
DPRAM沒有寄存輸出，一旦寫入有效數(shù)據(jù)就可以讀出；先讀數(shù)據(jù)，然后
使指針加1。這將影響到從FIFO讀出數(shù)據(jù)和實(shí)現(xiàn)空/滿計(jì)算的邏輯。由于
簡(jiǎn)化的緣故，我們僅論述DPRAM沒有提供索鎖存輸出的情況。同理，將其
推廣到寄存輸出的DPRAM并不是很復(fù)雜。
從功能上看，F(xiàn)IFO工作原理如下所述：復(fù)位時(shí)，讀、寫指針均為0。
這是FIFO的空狀態(tài)，空標(biāo)志為高電平，（我們用高電平表示空標(biāo)志）
此時(shí)滿標(biāo)志為低電平。當(dāng)FIFO出現(xiàn)空標(biāo)志時(shí)，不允許讀操作，只能允許寫操作。
寫操作寫入到位置0，并使寫指針加1。此時(shí)，空標(biāo)志變?yōu)榈碗娖?。假設(shè)沒有發(fā)生讀
操作而且隨后的一段時(shí)間FIFO中只有寫操作。一定時(shí)間后，寫指針的值等于array_size-1。
這就意味著在存儲(chǔ)器中，要寫入數(shù)據(jù)的最后一個(gè)位置就是下一個(gè)位置。
在這種情況下，寫操作將寫指針變?yōu)?，并將輸出滿標(biāo)志。
注意，在這種情況下，寫指針和讀指針是相等的，但是FIFO已滿，而不是空。
這意味著“滿”或“空”的決定并不是僅僅基于指針的值，而是基于引起指
針值相等的操作。如果指針值相等的原因是復(fù)位或者讀操作，F(xiàn)IFO認(rèn)為是空；
如果原因是寫操作，那么FIFO認(rèn)為是滿。
現(xiàn)在，假設(shè)我們開始一系列的讀操作，每次讀操作都將增加讀指針的值，
直到讀指針的位置等于array_size-1。在該點(diǎn)，從這個(gè)位置讀出的FIFO輸
出總線上的數(shù)據(jù)是有效的。隨后的邏輯讀取這些數(shù)據(jù)并提供一個(gè)讀信號(hào)
（在一個(gè)時(shí)鐘周期內(nèi)有效）。這將導(dǎo)致讀指針再次等于寫指針
（在兩個(gè)指針走完存儲(chǔ)器一圈后）。然而，由于這次相等是由于
一個(gè)讀操作，將會(huì)輸出空標(biāo)志。
因此，我們將得到如下的空標(biāo)志：寫操作無條件的清除空標(biāo)志。
Read pointer=(array_size-1) ， 讀操作置空標(biāo)志。
以及如下的滿標(biāo)志：讀操作無條件的清除滿標(biāo)志，
Write pointer= (array_size-1)， 寫操作置滿標(biāo)志。
然而，這是一個(gè)特殊的例子，由于一般情況下，讀操作在FIFO不是空的情
況下就開始了（讀操作邏輯不需要等待FIFO變滿），因此這些條件不得不修改來存儲(chǔ)讀指針和寫指針的每一個(gè)值。

有這樣一個(gè)想法，那就是我們可以將存儲(chǔ)器組織成一個(gè)環(huán)形列表。
因此，如果寫指針與讀指針差值大于1或更多，就進(jìn)行讀操作，
FIFO為空，這種工作方式對(duì)于用無符號(hào)（n-bit）結(jié)構(gòu)來描述的
臨界狀態(tài)非常適合。同樣的，如果讀指針與寫指針的差值大于1，
就進(jìn)行寫操作，直到FIFO為滿。
這將帶來如下的條件：
寫操作無條件的清除空標(biāo)志。
write_pointer=(read_pointer+1)，讀操作置空。
讀操作無條件的清除滿標(biāo)志，
read_pointer= (write_pointer+1)，寫操作置滿。
注意，讀操作和寫操作同時(shí)都在使其指針增加，
但不改變空標(biāo)志和滿標(biāo)志的狀態(tài)。在空或滿的臨界狀態(tài)同時(shí)讀操作和寫操作都是不允許的。
綜上所述，我們現(xiàn)在能夠定義FIFO的status模塊，
這里提供了用VHDL編寫的代碼，由于是同步的，很容易轉(zhuǎn)換成Verilog HDL代碼。

library IEEE, STD;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity status isport (reset : in std_logic;clk : in std_logic;fifo_wr : in std_logic;fifo_rd : in std_logic;valid_rd : out std_logic;valid_wr : out std_logic;rd_ptr : out std_logic_vector(4 downto 0);wr_ptr : out std_logic_vector(4 downto 0);empty : out std_logic;full : out std_logic);end status;architecture status_A of status issignal rd_ptr_s : std_logic_vector(4 downto 0);signal wr_ptr_s : std_logic_vector(4 downto 0);signal valid_rd_s : std_logic;signal valid_wr_s : std_logic;beginempty_P : process(clk, reset)beginif (reset = '1') thenempty <= '1';elsif (clk'event and clk = '1') thenif (fifo_wr = '1' and fifo_rd = '1') then-- do nothingnull;elsif (fifo_wr = '1') then-- write unconditionally clears emptyempty <= '0';elsif (fifo_rd = '1' and (wr_ptr_s = rd_ptr_s + '1')) then-- set emptyempty <= '1';end if;end if;end process;full_P : process(clk, reset)beginif (reset = '1') thenfull <= '0';elsif (clk'event and clk = '1') thenif (fifo_rd = '1' and fifo_wr = '1') then-- do nothingnull;elsif (fifo_rd = '1') then-- read unconditionally clears fullfull <= '0';elsif (fifo_wr = '1' and (rd_ptr_s = wr_ptr_s + '1')) then-- set fullfull <= '1';end if;end if;end process;valid_rd_s <= '1' when (empty = '0' and fifo_rd = '1');valid_wr_s <= '1' when (full = '0' and fifo_wr = '1');wr_ptr_s_P : process(clk, reset)beginif (reset = '1') thenwr_ptr_s_P <= (others => '0');elsif (clk'event and clk = '1') thenif (valid_wr_s = '1') thenwr_ptr_s <= wr_ptr_s + '1';end if;end if;end process;rd_ptr_s_P : process(clk, reset)beginif (reset = '1') thenrd_ptr_s_P <= (others => '0');elsif (clk'event and clk = '1') thenif (valid_rd_s = '1') thenrd_ptr_s <= rd_ptr_s + '1';end if;end if;end process;rd_ptr <= rd_ptr_s;wr_ptr <= wr_ptr_s;end status_A;