Calibre物理驗(yàn)證系列
〓 Calibre DRC
作為工作在展平模式下的設(shè)計(jì)規(guī)則檢查（DRC）工具，Calibre DRC先展平輸入數(shù)據(jù)庫(kù)，然后對(duì)展平的幾何結(jié)果進(jìn)行操作。

〓 Calibre DRC-H
作為Calibre DRC的選項(xiàng)，Calibre DRC-H確保層次化的DRC成為可能，層次化設(shè)計(jì)規(guī)則檢查維持?jǐn)?shù)據(jù)庫(kù)的層次化結(jié)構(gòu)，并且充分利用設(shè)計(jì)數(shù)據(jù)的層次化關(guān)系減少數(shù)據(jù)處理時(shí)間、內(nèi)存使用和DRC檢查結(jié)果數(shù)量。對(duì)于確定類(lèi)型的芯片而言，DRC-H要比在展平模式下的Calibre快幾個(gè)數(shù)量級(jí)。層次化處理對(duì)于0.35μm或以下工藝，規(guī)模達(dá)到或者超過(guò)百萬(wàn)晶體管的芯片設(shè)計(jì)優(yōu)勢(shì)更加明顯。Calibre DRC-H通常可以和設(shè)計(jì)規(guī)則檢查(DRC)以及光學(xué)工藝校正(OPC)配合使用。

〓 Calibre LVS
作為Mentor Graphics公司工作在展平模式下的版圖與原理圖對(duì)照（LVS）工具，Calibre LVS先展平輸入數(shù)據(jù)庫(kù)，然后對(duì)展平的幾何結(jié)果進(jìn)行操作。

〓 Calibre LVS-H
作為Calibre LVS的選項(xiàng)，Calibre LVS-H確保層次化的LVS成為可能，層次化版圖與原理圖對(duì)照維持?jǐn)?shù)據(jù)庫(kù)的層次化結(jié)構(gòu)，并且充分利用設(shè)計(jì)數(shù)據(jù)的層次化關(guān)系減少數(shù)據(jù)處理時(shí)間、內(nèi)存使用和LVS錯(cuò)誤結(jié)果數(shù)量。對(duì)于確定類(lèi)型的芯片而言，LVS-H要比展平模式下的Calibre快一個(gè)數(shù)量級(jí)。層次化處理對(duì)于0.35μm或以下工藝，規(guī)模達(dá)到或者超過(guò)百萬(wàn)晶體管的芯片設(shè)計(jì)優(yōu)勢(shì)更加明顯。

〓 Calibre Multithreaded
Calibre MT(多線(xiàn)程)采用最先進(jìn)的并行處理技術(shù)加速基于多CPU工作站和服務(wù)器的層次化DRC、LVS、ORC、OPCpro和PRINTimage處理。Calibre DRC 和Calibre LVS所有產(chǎn)品都支持多線(xiàn)程的能力，并可以通過(guò)命令行選項(xiàng)“-turbo”實(shí)現(xiàn)多線(xiàn)程能力的調(diào)用。并且通過(guò)多線(xiàn)程方式實(shí)現(xiàn)性能的加速無(wú)需修改規(guī)則文件、網(wǎng)絡(luò)管理以及任何其它的配置。取決于具體應(yīng)用的規(guī)則和版圖數(shù)據(jù)，雙處理器上可以提升性能到1.6倍，八處理器上性能的提升達(dá)到4-7倍。多線(xiàn)程的能力在普通的Calibre使用授權(quán)中可以直接應(yīng)用。Calibre運(yùn)行多線(xiàn)程功能時(shí)將自動(dòng)檢出另外的基本授權(quán)，以下是檢出附加的授權(quán)比率列表：


〓 Calibre CI
Calibre CI（連接接口）支持第三方對(duì)通過(guò)LVS-H數(shù)據(jù)命名為版圖多邊形數(shù)據(jù)的反標(biāo)信息的訪(fǎng)問(wèn)。Calibre LVS-H運(yùn)行結(jié)束后，用戶(hù)可以訪(fǎng)問(wèn)SVDB目錄下工業(yè)標(biāo)準(zhǔn)格式的數(shù)據(jù)（GDS、SPICE網(wǎng)表）。Calibre CI提供一系列可以從Calibre Query Server中調(diào)用的命令自動(dòng)生成這些數(shù)據(jù)。

〓 Calibre Interactive
Calibre Interactive是可以從用戶(hù)熟悉的版圖工具中直接調(diào)用實(shí)施交互方式單元和模塊驗(yàn)證的Calibre物理驗(yàn)證環(huán)境。Calibre Interactive進(jìn)一步擴(kuò)充了Calibre產(chǎn)品線(xiàn)。

〓 Calibre DESIGNrev
Calibre DESIGNrev可以迅速裝載和觀(guān)察數(shù)據(jù)量巨大（幾個(gè)G字節(jié)）GDSII版圖數(shù)據(jù)。高級(jí)的編輯能力支持GDSII格式的快速修改和處理。Calibre DESIGNrev 和其他的Calibre工具緊密連接，例如Calibre Interactive和Calibre RVE，提供最有效的錯(cuò)誤可視化、調(diào)試和重新驗(yàn)證，因而帶來(lái)全芯片驗(yàn)證和出帶可觀(guān)的時(shí)間節(jié)省。

〓 Calibre RVE/QDB-H
Calibre RVE/QDB-H是Calibre的功能強(qiáng)大的圖形化調(diào)試和結(jié)果觀(guān)察工具。支持在用戶(hù)喜歡的版圖編輯器或?yàn)g覽器上觀(guān)察和修正報(bào)告的錯(cuò)誤或差異，在原理圖和版圖之間實(shí)現(xiàn)交互探測(cè)以及網(wǎng)表瀏覽。圖形化工具RVE（結(jié)果觀(guān)察環(huán)境）可以從QDB（查詢(xún)數(shù)據(jù)服務(wù)器）取得Calibre結(jié)果數(shù)據(jù)，并且為編輯器或?yàn)g覽器提供數(shù)據(jù)。RVE通過(guò)普通的插槽接口實(shí)現(xiàn)同編輯器或者瀏覽器的通訊，這種通訊機(jī)制確保RVE支持幾乎所有的編輯器。目前支持的編輯器包括IC Station、Virtuoso和SX 9000。同時(shí)也提供一個(gè)RVE集成工具包（RVE Integration Toolkit）幫助用戶(hù)更加容易地集成其它的編輯器和瀏覽器。RVE支持Calibre DRC、Calibre LVS和Calibre ORC的分析結(jié)果。

〓 Calibre MGC
Calibre MGC實(shí)現(xiàn)與Mentor Graphics公司Falcon Framework框架結(jié)構(gòu)之間的接口，透過(guò)Calibre MGC可以獲得面向LVS和寄生提取處理的EDDM設(shè)計(jì)數(shù)據(jù)。



Calibre 寄生參數(shù)提取系列

〓 Calibre xRC
Calibre xRC是全芯片寄生參數(shù)提取工具，提供晶體管級(jí)、門(mén)級(jí)和混合級(jí)別寄生參數(shù)提取的能力，支持多層次的分析和仿真。Calibre xRC為模擬與混合信號(hào)SoC設(shè)計(jì)工程師提供了一個(gè)獨(dú)立于設(shè)計(jì)風(fēng)格和設(shè)計(jì)流程的單一的寄生參數(shù)提取解決方案。對(duì)于模擬電路或者小型模塊的設(shè)計(jì)工程師來(lái)說(shuō)，Calibre xRC提供高度的精確性以及與版圖環(huán)境之間的高度集成。對(duì)于數(shù)字、大型模塊以及全芯片的設(shè)計(jì)而言，Calibre的層次化多邊形處理引擎為Calibre xRC提供足夠的性能。使用單一的寄生參數(shù)提取工具，設(shè)計(jì)小組可以避免維護(hù)和支持多種寄生參數(shù)提取工具的昂貴代價(jià)。Calibre xRC可以非常方便地在流行的版圖環(huán)境中通過(guò)Calibre Interactive來(lái)實(shí)現(xiàn)調(diào)用。Calibre xRC和Calibre RVE集成在一起實(shí)現(xiàn)模擬和數(shù)字結(jié)果的高效率調(diào)試，并且直接在版圖或原理圖中可視化寄生參數(shù)。同Calibre View集成可以實(shí)現(xiàn)設(shè)計(jì)環(huán)境直接重新執(zhí)行仿真。結(jié)合Calibre LVS，Calibre xRC是業(yè)界唯一已經(jīng)為大規(guī)模量產(chǎn)驗(yàn)證了的可以精確反標(biāo)源設(shè)計(jì)電路圖的模擬與混合信號(hào)SoC工具。

〓 xCalibrate
xCalibrate是一個(gè)校準(zhǔn)工具，可以為xCalibre產(chǎn)生提取電容時(shí)所使用的電容規(guī)則文件。給定一種特定的互聯(lián)工藝描述（層數(shù)、高度、寬度、介質(zhì)常數(shù)等），xCalibrate就可以為指定的工藝確定基本的幾何相互作用關(guān)系。Xcalibrate會(huì)構(gòu)造出一些校準(zhǔn)用的結(jié)構(gòu)，并且將這些結(jié)構(gòu)作為三維場(chǎng)提取的輸入。三維場(chǎng)提取的輸出經(jīng)分析產(chǎn)生xCalibrate規(guī)則文件中的電容方程。

〓 Calibre xRC-CB
Calibre xRC-CB專(zhuān)為需要對(duì)單元、模塊以及小規(guī)模芯片設(shè)計(jì)實(shí)施詳細(xì)寄生參數(shù)提取而定制。實(shí)現(xiàn)與所有Calibre產(chǎn)品系列以及流行的版圖和仿真環(huán)境的集成。用戶(hù)可以選擇面向各種仿真器（如Eldo、HSPICE 和Spectre）的集總參數(shù)C、分布參數(shù)RC以及分布參數(shù)RCC的SPICE類(lèi)型輸出格式，無(wú)需重新提取寄生參數(shù)就可以生成不同格式的網(wǎng)表。Calibre xRC-CB 也可以實(shí)現(xiàn)與Calibre View(提取后的視圖)的集成。結(jié)合Calibre LVSTM，Calibre xRC-CB是業(yè)界唯一已經(jīng)為大規(guī)模量產(chǎn)驗(yàn)證了的可以精確反標(biāo)源設(shè)計(jì)電路圖的寄生參數(shù)提取工具集。


DFT測(cè)試設(shè)計(jì)系列

〓 DFTAdvisor
DFTAdvisor利用友好的圖形用戶(hù)界面引導(dǎo)完成可測(cè)性分析并優(yōu)化測(cè)試結(jié)構(gòu)的插入，執(zhí)行全面的測(cè)試規(guī)則檢查，從而保證在A(yíng)TPG之前不存在任何遺留的可測(cè)性設(shè)計(jì)問(wèn)題。DFTAdvisor 測(cè)試綜合工具自動(dòng)插入測(cè)試結(jié)構(gòu)電路，支持全掃描或部分掃描的測(cè)試邏輯，能夠自動(dòng)識(shí)別電路中的時(shí)序單元并自動(dòng)轉(zhuǎn)換成可掃描的單元，并能夠把電路中可掃描的單元串接成掃描鏈，從而大大增強(qiáng)了IC和ASIC設(shè)計(jì)的可測(cè)試性。此外，利用它在設(shè)計(jì)過(guò)程的早期階段進(jìn)行可測(cè)性分析，測(cè)試綜合生成和測(cè)試向量自動(dòng)生成之前發(fā)現(xiàn)并修改違反測(cè)試設(shè)計(jì)規(guī)則的問(wèn)題，盡可能提高ATPG的效率并縮短測(cè)試開(kāi)發(fā)的周期。
主要特點(diǎn)：
1、支持多種形式的設(shè)計(jì)輸入。包括GENIE，EDIF，TDL，VHDL，Verilog
2、支持Mux-DFF、Clocked-Scan和LSSD掃描結(jié)構(gòu)；
3、支持多種掃描結(jié)構(gòu)的插入。包括全掃描結(jié)構(gòu)，多種可選的部分掃描結(jié)構(gòu)和自動(dòng)測(cè)試點(diǎn)的插入；
4、支持智能化的、層次化的測(cè)試邏輯的自動(dòng)化插入；
5、通過(guò)密集的基于仿真的測(cè)試規(guī)則檢查（超過(guò)140條測(cè)試規(guī)則）來(lái)確保高效率的可測(cè)性分析；
6、通過(guò)自動(dòng)測(cè)試點(diǎn)插入與綜合來(lái)加強(qiáng)設(shè)計(jì)的可測(cè)性；
7、通過(guò)插入測(cè)試邏輯電路自動(dòng)糾正設(shè)計(jì)中違反可測(cè)性設(shè)計(jì)規(guī)則的部分；
8、支持版圖層次上的掃描鏈單元的次序控制，以提高測(cè)試邏輯插入過(guò)程中的時(shí)序有效性；
9、為后續(xù)的ATPG過(guò)程提供充分支持，生成ATPG工具要求的全部SETUP文件

〓 DFTInsight
DFTInsight是與Mentor Graphics的ATPG工具包緊密集成的圖形化調(diào)試工具，提供了方便的可測(cè)性問(wèn)題的圖形化調(diào)試手段。在DFTAdvisor、FastScan或FlexTest中都可調(diào)用DFTInsight生成電路圖窗口顯示信息，快速確定和解決可測(cè)性問(wèn)題。它的電路圖顯示可以智能地將層次化設(shè)計(jì)的其它信息屏蔽，而只顯示與可測(cè)性問(wèn)題有關(guān)的電路。它根據(jù)標(biāo)準(zhǔn)網(wǎng)表信息生成電路圖，不需要特殊的電路圖符號(hào)支持，這個(gè)功能意味著DFTInsight能夠以即插即用的方式插入用戶(hù)選擇的設(shè)計(jì)環(huán)境中。
主要特點(diǎn)：
1、通過(guò)圖形化分析加速ASIC與IC的可測(cè)性調(diào)試；
2、根據(jù)設(shè)計(jì)規(guī)則檢查結(jié)果進(jìn)行原理圖的動(dòng)態(tài)劃分，定位出可測(cè)性問(wèn)題的發(fā)生位置；
3、根據(jù)故障分類(lèi)信息結(jié)果進(jìn)行原理圖的動(dòng)態(tài)劃分，定位出ATPG工具沒(méi)有覆蓋的故障所在位置；
4、根據(jù)ATPG工具分析ATE機(jī)上失敗的測(cè)試向量結(jié)果來(lái)幫助定位芯片上的故障位置；
5、可以在原理圖上通過(guò)部件間的交互選擇與跟蹤來(lái)檢查設(shè)計(jì)；
6、無(wú)需專(zhuān)門(mén)的庫(kù)支持來(lái)進(jìn)行原理圖顯示；
7、與FastScan、FlexTest和DFTAdvisor緊密集成

〓 FastScan
FastScan是業(yè)界最杰出的測(cè)試向量自動(dòng)生成（ATPG）工具，為全掃描IC設(shè)計(jì)或規(guī)整的部分掃描設(shè)計(jì)生成高質(zhì)量的的測(cè)試向量。FastScan支持所有主要的故障類(lèi)型，它不僅可以對(duì)常用的Stuck-at模型生成測(cè)試向量，還可以針對(duì)關(guān)鍵時(shí)序路徑、transition模型生成at-speed測(cè)試向量、針對(duì)IDDQ模型生成IDDQ測(cè)試向量。此外FastScan還可以利用生成的測(cè)試向量進(jìn)行故障仿真和測(cè)試覆蓋率計(jì)算。
主要特點(diǎn)：
1、支持對(duì)全掃描設(shè)計(jì)和規(guī)整的部分掃描設(shè)計(jì)自動(dòng)生成高性能、高質(zhì)量的測(cè)試向量；
2、提供高效的靜態(tài)及動(dòng)態(tài)測(cè)試向量壓縮性能，保證生成的測(cè)試向量數(shù)量少，質(zhì)量高；
3、支持多種故障模型：stuck-at、toggle，transition、critical path和IDDQ；
4、支持多種掃描類(lèi)型：多掃描時(shí)鐘電路，門(mén)控時(shí)鐘電路和部分規(guī)整的非掃描電路結(jié)構(gòu)；
5、支持對(duì)包含BIST電路，RAM/ROM和透明Latch的電路結(jié)構(gòu)生成ATPG
6、支持多種測(cè)試向量類(lèi)型：Basic，clock-sequential，RAM-Sequential，clock PO， Multi-load。
7、利用簡(jiǎn)易的Procedure文件，可以很方便地與其他測(cè)試綜合工具集成；
8、通過(guò)進(jìn)行超過(guò)140條基于仿真的測(cè)試設(shè)計(jì)規(guī)則檢查，保證高質(zhì)量的測(cè)試向量生成；
9、FastScan CPA選項(xiàng)支持at-speed測(cè)試用的路徑延遲測(cè)試向量生成；
10、FastScan MacroTest選項(xiàng)支持小規(guī)模的嵌入模塊或存儲(chǔ)器的測(cè)試向量生成；
11、FastScan Diagnostics選項(xiàng)可以通過(guò)分析ATE機(jī)上失敗的測(cè)試向量來(lái)幫助定位芯片上的故障；
12、ASICVector Interfaces選項(xiàng)可以針對(duì)不同的ASIC工藝與測(cè)試儀來(lái)生成測(cè)試向量

〓 FlexTest
FlexTest的時(shí)序ATPG算法使它在部分掃描設(shè)計(jì)的ATPG領(lǐng)域擁有巨大的優(yōu)勢(shì)，可以顯著提高無(wú)掃描或全掃描設(shè)計(jì)的測(cè)試覆蓋率。其內(nèi)嵌故障仿真器可以估計(jì)功能測(cè)試向量的故障覆蓋率，然后在此基礎(chǔ)上生成部分掃描電路結(jié)構(gòu)的時(shí)序ATPG。 FlexTest還可以將ATPG和故障仿真任務(wù)在網(wǎng)絡(luò)上進(jìn)行分布計(jì)算，大大提高運(yùn)行速度；
主要特點(diǎn)：
1、提供對(duì)無(wú)掃描電路，部分掃描電路和全掃描電路生成高效時(shí)序ATPG；
2、支持多種故障模型：stuck-at、transition和IDDQ；
3、可以同時(shí)支持多種測(cè)試結(jié)構(gòu)類(lèi)型：Mux-DFF、Clocked-Scan和LSSD；
4、通過(guò)進(jìn)行超過(guò)140條基于仿真的測(cè)試設(shè)計(jì)規(guī)則檢查，保證高質(zhì)量的測(cè)試向量生成；
5、可以使用已有的功能測(cè)試向量進(jìn)行故障仿真，計(jì)算測(cè)試覆蓋率；
6、FlexTest Distributor選項(xiàng)提供的分布處理技術(shù)可以加速ATPG與故障仿真過(guò)程；
7、與FastScan和DFTAdvisor共享數(shù)據(jù)庫(kù)，使得DFT與ATPG流程效率更高；
8、利用簡(jiǎn)易的Procedure文件，可以很方便地與其他組合ATPG工具集成

〓 MBISTArchitect
MBISTArchitect可以靈活地在A(yíng)SIC或IC中自動(dòng)實(shí)現(xiàn)內(nèi)嵌存儲(chǔ)器陣列的RTL級(jí)BIST結(jié)構(gòu)。MBISTArchitect支持多種測(cè)試算法，并支持用戶(hù)自定義的測(cè)試算法?？梢詫?duì)一個(gè)或多個(gè)內(nèi)嵌存儲(chǔ)器自動(dòng)創(chuàng)建BIST邏輯，完成BIST邏輯與存儲(chǔ)器的連接，它能夠在多個(gè)存儲(chǔ)器之間共享BIST控制器，實(shí)現(xiàn)并行測(cè)試，從而顯著縮短測(cè)試時(shí)間和節(jié)約芯片面積。另外，它的BIST結(jié)構(gòu)中還包括故障的自動(dòng)診斷功能，方便了故障定位和開(kāi)發(fā)針對(duì)性的測(cè)試向量。
主要特點(diǎn)：
1、支持對(duì)多種形式的存儲(chǔ)單元測(cè)試，包括：SRAM、ROM、DRAM和多端口RAM；
2、支持多種存儲(chǔ)器測(cè)試算法，包括：March C+、checkerboard、ROM、Unique Address和Data Retention等；
3、支持用戶(hù)自定義的測(cè)試算法；
4、自動(dòng)生成可綜合的VHDL或Verilog格式的MBIST電路描述、仿真用的測(cè)試基準(zhǔn)文件和綜合批處理文件；
5、自動(dòng)插入與連接BIST控制器到嵌入式存儲(chǔ)器或外部存儲(chǔ)器，縮短了設(shè)計(jì)與測(cè)試時(shí)間；
6、通過(guò)并行應(yīng)用結(jié)構(gòu)與并行測(cè)試過(guò)程來(lái)保證最快的測(cè)試速度；
7、能夠提供診斷信息以進(jìn)行失效存儲(chǔ)單元的定位；
8、提供可選擇的存儲(chǔ)單元自動(dòng)修復(fù)功能，提高成品率

〓 TestKompress
TestKompress的EDT（Embedded Deterministic Test）算法使它在A(yíng)TPG領(lǐng)域擁有無(wú)以倫比的技術(shù)優(yōu)勢(shì)，它在保證測(cè)試質(zhì)量的前提下顯著地（目前可達(dá)到100倍）壓縮測(cè)試向量數(shù)目，從而大大提高產(chǎn)品測(cè)試速度，降低測(cè)試成本。它提供的嵌入式壓縮引擎模塊是一個(gè)通用IP，可以很方便地集成到用戶(hù)的設(shè)計(jì)。
主要特點(diǎn)：
1、TestKompress處理流程與Fastscan完全兼容；
2、在保證測(cè)試質(zhì)量的前提下成百倍地減少測(cè)試向量的數(shù)目，降低測(cè)試成本；
3、支持多種故障模型：stuck-at、transition和path-delay、IDDQ；
4、支持多種測(cè)試向量類(lèi)型：Basic，clock-sequential，RAM-Sequential，clock PO， Multi-load。
5、引入嵌入式壓縮引擎IP不需要對(duì)系統(tǒng)邏輯進(jìn)行任何更改，對(duì)電路的性能沒(méi)有任何影響；
6、與FastScan和DFTAdvisor共享數(shù)據(jù)庫(kù)，使得DFT與ATPG流程效率更高

〓 BSDArchitect
BSDArchitect在邏輯綜合之前的RTL設(shè)計(jì)階段自動(dòng)生成邊界掃描電路和IO管腳的自動(dòng)插入。為實(shí)現(xiàn)自動(dòng)驗(yàn)證，它還生成一個(gè)可用于任何VHDL或Verilog仿真器的測(cè)試基準(zhǔn)文件；此外，BSDArchitect形成設(shè)計(jì)的BSDL模型，為生成ATPG測(cè)試向量做準(zhǔn)備。為了實(shí)現(xiàn)更好的性能可預(yù)測(cè)性和設(shè)計(jì)復(fù)用，也可以直接插入實(shí)現(xiàn)在特定工藝上的邊界掃描電路。在SOC測(cè)試中，BSDArchitect還利用IEEE 1149.1邊界掃描結(jié)構(gòu)中的自定義指令進(jìn)行全片的測(cè)試管理。
主要特點(diǎn)：
1、BSDArchitect讀入IC、ASIC或MCM設(shè)計(jì)的行為級(jí)VHDL或Verilog描述，生成符合IEEE1149.1邊界掃描標(biāo)準(zhǔn)的VHDL或Verilog電路描述，并將它插入到原來(lái)的設(shè)計(jì)中；
2、支持實(shí)現(xiàn)IEEE 1149.1邊界掃描結(jié)構(gòu)中的自定義指令邏輯，實(shí)現(xiàn)對(duì)內(nèi)部掃描和BIST的芯片級(jí)測(cè)試互連與測(cè)試過(guò)程控制，縮短IC實(shí)現(xiàn)周期；
3、可以實(shí)現(xiàn)直接插入針對(duì)特定工藝上的邊界掃描電路；
4、支持IO管腳的自動(dòng)插入，可以實(shí)現(xiàn)直接插入針對(duì)特定工藝的IO管腳；
5、自動(dòng)生成邊界掃描描述語(yǔ)言（BSDL）文件, 提供到自動(dòng)測(cè)試設(shè)備（ATE）的平滑過(guò)渡；
6、自動(dòng)生成Verilog或VHDL格式的測(cè)試基準(zhǔn)向量進(jìn)行邊界掃描邏輯的功能檢查，包括對(duì)BSDL的自適應(yīng)檢查

〓 LBISTArchitect
LBISTArchitect在A(yíng)SIC、IC和IP內(nèi)核中自動(dòng)插入內(nèi)建自測(cè)試（BIST）電路，以保證較高的故障覆蓋率。它可以自動(dòng)生成BIST結(jié)構(gòu)（BIST控制器、測(cè)試向量發(fā)生器和電路特征壓縮器）的可綜合RTL級(jí)HDL描述，并快速進(jìn)行故障仿真以確定故障覆蓋率。它支持多時(shí)鐘設(shè)計(jì)，可以在工作頻率下進(jìn)行at-speed測(cè)試，在選擇內(nèi)部測(cè)試點(diǎn)時(shí)使用了MTPI專(zhuān)利技術(shù)將面積代價(jià)降至最低，確保設(shè)計(jì)完全處于BIST-ready狀態(tài)。LBISTArchitect可以直接與BSDArchitect和ATPG工具進(jìn)行接口。
主要特點(diǎn)：
1、 內(nèi)建自測(cè)試技術(shù)降低了芯片測(cè)試對(duì)ATE測(cè)試機(jī)memory容量的要求；
2、針對(duì)部件或系統(tǒng)進(jìn)行內(nèi)建自測(cè)試（BIST）的自動(dòng)綜合、分析與故障仿真，便于進(jìn)行設(shè)計(jì)與測(cè)試的復(fù)用；
3、at-speed測(cè)試和多頻率測(cè)試確保了高性能、高質(zhì)量的測(cè)試設(shè)計(jì)；
4、全面的BIST設(shè)計(jì)規(guī)則檢查確保了易用性、減少了設(shè)計(jì)時(shí)間、縮短了設(shè)計(jì)面市時(shí)間；
5、專(zhuān)利的MTPI技術(shù)能夠在獲得最大故障覆蓋率的同時(shí)將對(duì)設(shè)計(jì)的影響減至最低；
6、BIST部件的RTL綜合和與工藝無(wú)關(guān)，可以保證設(shè)計(jì)復(fù)用；
7、配合BSDArchetect可實(shí)現(xiàn)層次化的LBIST電路連接關(guān)系

〓 Eldo
高性能、高精度的Spice晶體管級(jí)仿真器
主要特點(diǎn)：
1、準(zhǔn)確度高。Eldo使用了新的算法，增加了SPICE的精度。通過(guò)基爾霍夫電流約束進(jìn)行全局檢查，對(duì)收斂嚴(yán)格控制，保證了精度。
2、仿真速度達(dá)到一般SPICE的3到10倍，還可以對(duì)不同的電路子模塊采用不同的算法，大大提升了速度。還支持行為級(jí)的描述！Eldo支持的AMS HDL語(yǔ)言，使得功能性增加的同時(shí)，也可以提升仿真速度。
3、 容量大，最大可以達(dá)到30萬(wàn)個(gè)晶體管。
4、 收斂性。Eldo采用了最先進(jìn)的技術(shù)。比如DC convergence引入的分割概念（在不收斂時(shí)對(duì)電路自動(dòng)進(jìn)行分割再組合，更改了Matrix，）使得DC收斂大大提升。
5、 控制界面友好。Eldo可以單獨(dú)使用(即命令行方式)，也可以集成到電路圖編輯工具環(huán)境中，比如Mentor的DA_IC，或者Cadence的Schematics Composer中。Eldo的輸入文件格式可以是標(biāo)準(zhǔn)的SPICE，也可以是HSPICE的格式。如果不采用默認(rèn)模式，Eldo雖然同樣用許多Option進(jìn)行各種控制，但是使用非常方便。另外，用戶(hù)通過(guò)Eldo特有的革命性的Shell可以中斷正在進(jìn)行中的仿真，進(jìn)行數(shù)據(jù)交換，調(diào)整仿真條件或參數(shù)設(shè)置，與Eldo進(jìn)行互動(dòng)。
6、 功能。除了提供其它SPICE幾乎全部的功能外，Eldo本身?yè)碛凶约邯?dú)特的功能。提供了多種基本單元模型，可以直接調(diào)用和仿真；可以進(jìn)行RC Reduction，在后仿真時(shí)尤其有作用；還有“斷點(diǎn)續(xù)仿真”的功能；需求數(shù)據(jù)的仿真結(jié)束再提取。
7、 Eldo完全兼容Hspice的Model。
8、可擴(kuò)展性。Eldo可以方便的嵌入到目前的設(shè)計(jì)環(huán)境中。此外，Eldo還可以擴(kuò)展到混合仿真平臺(tái)ADMS，進(jìn)行數(shù)字、模擬混合仿真。Eldo的輸出文件可以被其它多種波形觀(guān)察工具查看和計(jì)算，Eldo本身提供的Xelga和EZWave更是功能齊全和強(qiáng)大的兩個(gè)波形觀(guān)察和處理工具。
9、Eldo RF是目前射頻電路設(shè)計(jì)解決方案中最優(yōu)秀的仿真器。

〓 Modelsim SE
ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真器，具有快速的仿真性能和最先進(jìn)的調(diào)試能力，支持眾多的ASIC和FPGA廠(chǎng)家?guī)?，是作FPGA、ASIC設(shè)計(jì)的RTL級(jí)和門(mén)級(jí)電路仿真的首選。全面支持VHDL和Verilog語(yǔ)言的IEEE 標(biāo)準(zhǔn)，以及IEEE VITAL 1076.4－95 標(biāo)準(zhǔn)，支持C語(yǔ)言功能調(diào)用,支持 C模型、基于SWIFT的SmartModel邏輯模型和硬件模型的仿真。它具有豐富而又易用的圖形用戶(hù)界面，提供最友好的調(diào)試環(huán)境，為加快調(diào)試提供強(qiáng)有力的手段。
主要特點(diǎn)：
1、單內(nèi)核三語(yǔ)言VHDL、Verilog和System-c混合仿真器，可以進(jìn)行VHDL，Verilog以及VHDL和Verilog混合仿真；
2、高性能的RTL和門(mén)級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快；
3、編譯的代碼與機(jī)器和版本無(wú)關(guān)，便于數(shù)據(jù)移植和庫(kù)維護(hù)；
4、支持加密IP，便于保護(hù)IP核；
5、集成 C調(diào)試器，可以在統(tǒng)一的界面中同時(shí)仿真C 和VHDLVerilog；
6、完全支持Verilog-2001，初步支持System Verilog，beta版支持PSL；ModelSim是唯一支持所有標(biāo)準(zhǔn)的仿真器，同時(shí)也是定義和執(zhí)行這些標(biāo)準(zhǔn)的積極的參與者；
7、先進(jìn)的Signal Spy功能，可以方便地訪(fǎng)問(wèn)VHDL 或者 VHDL 和Verilog 混合設(shè)計(jì)中的下層模塊的信號(hào)，便于設(shè)計(jì)調(diào)試；
8、先進(jìn)的Dataflow窗口，可以迅速追蹤到導(dǎo)致不定狀態(tài)的原因，并顯示整條路徑；集成的Performance analyzer幫助分析性能瓶頸，加速仿真；
9、同一波形窗口可以顯示多組波形，并且能進(jìn)行多種模式的波形比較（Wave Compare）；
10、先進(jìn)的代碼覆蓋率模塊Code coverage，能報(bào)告出每個(gè)分支的執(zhí)行情況，進(jìn)一步提高了測(cè)試的完整性；
11、支持Tcl/Tk文件；
12、提供源代碼模版和助手；
13、支持項(xiàng)目管理


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