摘 要： 研究了抽取與插入單元的基本原理，提出了一種可重構的抽取與插入硬件電路，并對核心模塊控制信息生成電路進行了深入研究。可重構硬件電路通過配置能夠靈活高效地實現32 bit、64 bit、128 bit、256 bit等位寬抽取與插入操作。該設計在Altera公司的FPGA上進行了功能驗證，并在Synopsys公司的Design Compiler上進行了邏輯綜合、優(yōu)化。結果表明，在CMOS 0.13 ?滋m工藝下，可重構移位單元硬件架構核心頻率可以達到350 MHz。
關鍵詞： 抽??；插入；可重構；控制信息生成

序列密碼具有實現簡單、加密速度快、密文傳輸中的錯誤不會在明文中產生擴散等優(yōu)點，因此應用越來越廣泛[1]?？芍貥嫾夹g融合了ASIC高效性和通用微處理器靈活性的實現方式，已經廣泛應用到序列密碼算法中[2]。抽取與插入單元可重構操作解決了算法中比特級初始信息位寬不相同的操作限制，實現了算法的靈活性和高效性，具有非常好的現實意義和創(chuàng)新性。
針對序列密碼算法運算操作位寬不同的特點，抽取與插入操作能夠從移位寄存器狀態(tài)中快速提取出有效狀態(tài)位來參與后續(xù)密碼運算，解決了位寬不同的問題，從而降低了資源消耗并提高了運算速度。例如密鑰流的生成、復雜更新函數計算等都運用到這種操作。所以對抽取與插入單元的基本原理與實現功能的研究，對提高序列密碼處理速度和節(jié)約序列密碼算法芯片資源具有重要的意義。
1 序列密碼算法中抽取與插入單元操作
序列密碼算法主要由移位寄存器、反饋函數運算單元和密鑰流函數運算單元構成，其中反饋函數運算單元用于計算移位寄存器的更新值，密鑰流函數運算單元用于計算最終的密鑰流。不論是反饋函數的計算還是密鑰流生成函數的運算都需要將參與運算的一個或多個移位寄存器的有效狀態(tài)位提取出來繼續(xù)完成運算。參與運算的一個或多個移位寄存器的有效狀態(tài)位提取出來的操作稱為抽取與插入操作。
抽取操作過程可以用圖1（a）描述：根據預先產生的控制信息序列Ctr對受控序列In進行操作?？刂菩畔⑿蛄蠧tr中為“1”的控制位對應的受控數據依次排在Out的右側，其余為“0”的控制位對應受控數據依次排在Out的左側，這樣能夠實現有效狀態(tài)位和無效狀態(tài)位的分離。序列密碼算法實現過程中，有時需要將抽取操作結果的每一位都保存下來，并且能夠在有效位運算完成后再將其插入到原始的位置上去[3]。插入操作過程可以用圖1（b）描述：當插入單元與抽取單元控制信息序列Ctr相同時，插入單元操作能夠將抽取單元操作的有效狀態(tài)位還原，也就是說抽取與插入單元的操作是可逆的。

在對NESSIE工程、ECRYPT工程[4]中的序列密碼算法分析后，三十多種算法的運算環(huán)節(jié)包含了抽取單元操作，雖然單元操作對應的初始信息位寬相對比較復雜，但是多數序列密碼算法操作位寬都可以歸為32 bit、64 bit、128 bit、256 bit四種位寬以內。例如A5-1算法中LFSR級數為19時，運用抽取操作將參加下輪運算的第19、18、17、14這四個有效位比特抽取出來，然后進行后續(xù)操作，其余算法在這里不再贅述。表1中列出了9種序列密碼算法中密鑰流生成函數和反饋函數的運算情況，包括變量個數和對應源操作數據的位寬，可以得出抽取操作的源操作數位寬和目的操作數位寬。
2 抽取與插入單元的可重構硬件電路總體架構
可重構抽取與插入單元硬件電路架構包括inverse butterfly網絡的抽取與插入基本單元電路和inverse butterfly網絡的控制信息生成電路[5]。inverse butterfly網絡的控制信息生成電路能夠同時控制inverse butterfly網絡的抽取與插入基本單元電路。對于初始信息位寬長度為nbit的抽取與插入單元操作，基本單元電路由級inverse butterfly網絡構成，每級網絡需要n/2 bit控制信息，一共需要nlogn/2 bit的控制信息并且由nbit的初始信息通過控制信息生成電路生成。
例如初始信息位寬為256 bit的抽取與插入單元操作中，對應的單元基本電路由8級inverse butterfly網絡構成，共需要1 024 bit控制信息。當兩個單元初始控制信息相同時，控制信息生成電路生成的控制信息有以下關系：抽取基本單元電路的第1級控制信息與插入基本單元電路的第8級控制信息相同，需要將抽取單元的各級電路生成信息還原為各自對應輸入信息時，能夠利用插入單元的特點：在控制信息相同的情況下，可以將抽取單元各級的生成信息作為插入單元的輸入信息來實現。由此得到抽取與插入單元電路的實現是一個可逆的過程。

3 可重構控制信息生成電路
3.1 控制信息的生成算法
通過對benes、butterfl、inverse butterfly、banyan以及clos等多種網絡結構的分析和研究得知，抽取與插入單元運用了inverse butterfly網絡控制信息生成算法[6]。nbit初始信息對應的inverse butterfly網絡需要nlogn/2 bit控制信息，這些信息均由nbit初始信息譯碼生成，控制信息算法[6]如下：
(1)計算初始控制信息抽頭
PPC[0]=control[0]
For i=1，2，……，n-2
PPC[i]=PPC[i-1]+control[i]
(2)計算inverse butterfly網絡控制信息生成算法
sel={}
For i=1，2，……，lg(n)
k=2i-1
For j=0，1，……，n/2i-1
temp=LROTC(0K，PPC[j?鄢2i+k-1])
sel[i]=temp||sel[i]
其中：
①LROTC(a, rot)表示左循環(huán)取反填充，a是輸入，rot是左循環(huán)次數。
②0k代表長度為k的“0”比特串。
③PPC[a]代表從原始控制信息的第0抽頭到第a抽頭的1的個數。
④i表示inverse butterfly網絡的第i級。
⑤k表示第i級中每個子單元需要的控制信息位數，也表示每個子單元中處在右側部分的輸入位數。
3.2 控制信息生成連加電路算法設計
針對控制信息生成電路位寬多變的特點，連加比特電路有多種實現模式。在處理連加電路時，提出了相鄰比特兩兩相加以減少電路寄存器數目的操作，大幅度減小了電路設計面積并且提高了電路運行效率。以8 bit十進制連加電路為例，(其中a0～7表示8 bit連加電路初始信息位寬，b1～4表示連加電路相鄰2 bit相加信息位寬，U1～8表示連加電路結果信息位寬)如圖2所示。