在開發(fā)過(guò)程一開始時(shí)，如果設(shè)計(jì)人員就能夠滿足基于FPGA的設(shè)計(jì)對(duì)電源的要求和約束，這對(duì)于系統(tǒng)的最終實(shí)現(xiàn)而言是很大的競(jìng)爭(zhēng)優(yōu)勢(shì)。但是，雖然技術(shù)文獻(xiàn)在這方面進(jìn)行了大量的介紹，目前基于FPGA的系統(tǒng)中是否有不實(shí)用或者很難實(shí)現(xiàn)的東西導(dǎo)致做不到這一點(diǎn)? 盡管可以使用各種開發(fā)工具，例如特別針對(duì)FPGA工程的早期功耗估算器和功耗分析器等，電源設(shè)計(jì)人員最好能夠在設(shè)計(jì)早期階段，考慮電源系統(tǒng)的最差情況，而不是最佳情況，這是因?yàn)樵谟布O(shè)計(jì)完成之后，測(cè)量功耗之前，動(dòng)態(tài)負(fù)載需求還有很大的不確定性，會(huì)在靜態(tài)低電流狀態(tài)和全速工作狀態(tài)之間波動(dòng)。

在當(dāng)今的設(shè)計(jì)中，采用并行工程(CE)能否為使用FPGA器件的開發(fā)團(tuán)隊(duì)提供一種方法，在其工程中更方便快速的找到并提取出處理性能、材料表(BOM)成本和能效的最佳平衡點(diǎn)? 了解并行工程怎樣影響團(tuán)隊(duì)的設(shè)計(jì)投入，影響開發(fā)團(tuán)隊(duì)能否在FPGA工程一開始就滿足電源設(shè)計(jì)要求，以及系統(tǒng)其它部分對(duì)電源的要求，這有助于回答這一問(wèn)題(參考側(cè)邊欄目“并行工程”)。

并行工程這種機(jī)制支持設(shè)計(jì)團(tuán)隊(duì)更迅速的發(fā)現(xiàn)并解決一起工作的各學(xué)科之間所做假設(shè)的分歧問(wèn)題，實(shí)現(xiàn)最終設(shè)計(jì)。任何設(shè)計(jì)團(tuán)隊(duì)都很難在設(shè)計(jì)一開始時(shí)就能夠滿足復(fù)雜系統(tǒng)的所有要求——結(jié)果，更有效的方法是，盡可能早的發(fā)現(xiàn)、識(shí)別并解決所做假設(shè)的分歧問(wèn)題，做出設(shè)計(jì)決定，以盡可能低的成本，采用與工程所需產(chǎn)出最貼近的設(shè)計(jì)假設(shè)和決定替代以前的假設(shè)和決定。

設(shè)計(jì)后期的情況越來(lái)越復(fù)雜，最差情況下的FPGA電源系統(tǒng)設(shè)計(jì)能夠采用并行工程實(shí)踐嗎? 為回答這一問(wèn)題，我們需要理解：是什么原因?qū)е翭PGA電源系統(tǒng)設(shè)計(jì)人員面臨如此復(fù)雜而且不確定的設(shè)計(jì)，設(shè)計(jì)電源時(shí)，要做出哪些取舍?

復(fù)雜性和不確定性

設(shè)計(jì)團(tuán)隊(duì)中的每一名成員都體會(huì)到復(fù)雜性和不確定性——隨著集成度的提高，以及設(shè)計(jì)的抽象化，復(fù)雜性和不確定性也稍有緩和，設(shè)計(jì)人員還能夠接受和理解這種復(fù)雜性，并進(jìn)行工作。設(shè)計(jì)即將結(jié)束時(shí)，每一學(xué)科都會(huì)對(duì)設(shè)計(jì)有所貢獻(xiàn)，上游設(shè)計(jì)假設(shè)和決定會(huì)導(dǎo)致更加復(fù)雜和不確定，如果盡早進(jìn)行協(xié)調(diào)和溝通，會(huì)減輕這方面的影響。

在越來(lái)越復(fù)雜的系統(tǒng)中，電源設(shè)計(jì)是下游學(xué)科之一。對(duì)于這一情形，讓我們從電源設(shè)計(jì)人員的角度看一下復(fù)雜性和不確定性的來(lái)源。影響電源設(shè)計(jì)的兩個(gè)關(guān)鍵FPGA規(guī)范是電壓和電流要求。

FPGA電壓要求越來(lái)越復(fù)雜，這是因?yàn)樗枰碾娫窜壴絹?lái)越多了。以前，內(nèi)核和I/O單元需要兩個(gè)電源軌，還有可能采用第三個(gè)用于其他功能，而現(xiàn)在的高端FPGA會(huì)需要數(shù)十個(gè)外部驅(qū)動(dòng)的電源軌。

為什么所需要的電源軌數(shù)量會(huì)急劇增長(zhǎng)? SRAM單元需要的電壓要比內(nèi)部邏輯門稍高一些，以保證可靠的全速工作，而待機(jī)模式的電壓要低一些。工業(yè)標(biāo)準(zhǔn)會(huì)鎖定各種I/O單元，以及不同電源的物理接收和發(fā)送接口，這些電源具有不同的供電噪聲限制和電壓電平，因此能夠防止不同的I/O單元共享同一個(gè)電源軌，這增加了所需要的電源軌數(shù)量。例如，以太網(wǎng)運(yùn)行的I/O電壓與I2C總線不同。一個(gè)是板上總線，另一個(gè)是外部總線，但是都能夠在FPGA中實(shí)現(xiàn)。降低敏感電路的抖動(dòng)或者提高噪聲余量會(huì)要求更多的電源軌，例如低噪聲放大器、鎖相環(huán)、收發(fā)器以及高精度模擬電路等，因?yàn)榧词故枪ぷ髟谕瑯拥碾妷合拢鼈円矡o(wú)法共享含有噪聲分量的電源軌。

除了需要越來(lái)越多的電源軌之外，當(dāng)今的FPGA工作電壓要低于以前的產(chǎn)品代，這對(duì)于降低功耗和提高集成度很重要，但是由于電源必須維持要求越來(lái)越嚴(yán)格的電壓容限，因此，這也提高了復(fù)雜度(參見圖1)。例如，在28 nm技術(shù)節(jié)點(diǎn)，公開的FPGA內(nèi)核電壓波紋容限幅度比130 nm制造的FPGA低了一半多。誤差余量百分比從5%降到3%，還會(huì)繼續(xù)降到2%。滿足電壓容限要求有助于理解并滿足FPGA電流要求。

圖1.四個(gè)技術(shù)節(jié)點(diǎn)的平均電壓波紋容限降低了一半多，這對(duì)于電源設(shè)計(jì)人員而言，意味著復(fù)雜度提高了。

按照摩爾定律，F(xiàn)PGA電流特性的發(fā)展趨勢(shì)也是越來(lái)越復(fù)雜， FPGA的密度越來(lái)越高，外設(shè)/功能/IP模塊的數(shù)量越來(lái)越多——隨著每一技術(shù)節(jié)點(diǎn)的發(fā)展，同樣的硅片中，模塊數(shù)量加倍。雖然FPGA的供電電壓是恒定的，但是，這些電壓的工作電流卻不是，隨FPGA邏輯的實(shí)現(xiàn)方式而波動(dòng)。

當(dāng)內(nèi)部邏輯門或者I/O單元在高電平和低電平之間轉(zhuǎn)換時(shí)，電流會(huì)有很大的波動(dòng)。當(dāng)FPGA轉(zhuǎn)換到高處理速率時(shí)，吸收的電流會(huì)增大，電壓隨之下降。一個(gè)良好的電源設(shè)計(jì)會(huì)防止電壓過(guò)度下降，不會(huì)超出電壓瞬變閾值。相似的，當(dāng)FPGA轉(zhuǎn)換到低處理速率時(shí)，吸收的電流會(huì)下降，電壓會(huì)上升，電源設(shè)計(jì)會(huì)防止它超過(guò)閾值。簡(jiǎn)言之，F(xiàn)PGA設(shè)計(jì)人員以怎樣的方式在FPGA上實(shí)現(xiàn)系統(tǒng)帶來(lái)了很多不確定性，會(huì)在很大程度上影響電源設(shè)計(jì)。

這類不確定性會(huì)特別影響FPGA系統(tǒng)，部分原因是，使用FPGA的一個(gè)關(guān)鍵特性是設(shè)計(jì)人員能夠建立大小任意的處理資源，以及任意數(shù)量的冗余處理資源，與軟件編程處理器相比，以更少的時(shí)間，更少的功耗解決他們的問(wèn)題。因此，雖然軟件編程處理器有很多能夠同時(shí)工作的處理資源，而FPGA提供了機(jī)會(huì)來(lái)建立特殊的、優(yōu)化的定制處理資源，所以需要定制電源設(shè)計(jì)。

供電電源

在設(shè)計(jì)一開始時(shí)，理解并管理FPGA設(shè)計(jì)人員怎樣實(shí)現(xiàn)高處理狀態(tài)和低處理狀態(tài)之間的轉(zhuǎn)換會(huì)明顯影響電源設(shè)計(jì)人員優(yōu)化電源設(shè)計(jì)，滿足系統(tǒng)電源要求。這不是要求，F(xiàn)PGA中的每一電源軌也不是必須要有自己的供電電源，因?yàn)檫@會(huì)增加成本，過(guò)多的占用寶貴的電路板空間。相反，電源設(shè)計(jì)人員可以使用分布式電源網(wǎng)絡(luò)，體調(diào)節(jié)器對(duì)系統(tǒng)電壓進(jìn)行降壓處理，將其分配給每一個(gè)負(fù)載點(diǎn)的調(diào)節(jié)器，然后，對(duì)每一電源軌供電。設(shè)計(jì)的每一個(gè)調(diào)節(jié)器能夠在輸入電壓和輸出負(fù)載電流變化時(shí)提供恒定的輸出電壓(在設(shè)計(jì)范圍內(nèi))。

有兩種基本類型的調(diào)節(jié)器：線性和開關(guān)調(diào)節(jié)器。線性調(diào)節(jié)器很容易實(shí)現(xiàn)，輸出比較干凈，輸出的噪聲和電壓波紋很小，使用成本也較低，需要的電路板空間比開關(guān)穩(wěn)壓器少。但是，其功率轉(zhuǎn)換效率比開關(guān)調(diào)節(jié)器低很多，特別是電壓差(輸出相對(duì)于輸入)變化時(shí)。例如，使用線性調(diào)節(jié)器從5V電源產(chǎn)生1V輸出，轉(zhuǎn)換效率為20%，比開關(guān)調(diào)節(jié)器85%的轉(zhuǎn)換效率差很多。

轉(zhuǎn)換效率是輸出功率與輸入功率之比，較低的效率意味著調(diào)節(jié)器占用了很大的功率，而不是FPGA;因此，線性調(diào)節(jié)器不如開關(guān)調(diào)節(jié)器那樣適合大電流工作的FPGA應(yīng)用——高端FPGA系統(tǒng)中的某些快速I/O節(jié)點(diǎn)會(huì)達(dá)到80A。此外，浪費(fèi)的功耗導(dǎo)致溫度上升，影響熱沉或者氣流散熱所需要的空間，難以維持系統(tǒng)元器件的性能不變。作為一般規(guī)則，一平方英寸銅電路板每消耗1W功耗，沒(méi)有氣流散熱時(shí)，溫度會(huì)上升10oC。

開關(guān)調(diào)節(jié)器功效要比線性調(diào)節(jié)器高很多，但是有噪聲代價(jià)，即，較大的電壓波紋——電源設(shè)計(jì)人員需要面對(duì)較低的容限閾值這一越來(lái)越復(fù)雜的難題。對(duì)電路板上的開關(guān)調(diào)節(jié)器組件進(jìn)行合適的布局是降低電噪聲的關(guān)鍵，這也稍微增加了設(shè)計(jì)難度。

因此，在設(shè)計(jì)早期階段就知道功率預(yù)算對(duì)于電源設(shè)計(jì)人員布放電路板，需要多少電路板空間來(lái)高效的使用開關(guān)調(diào)節(jié)器非常重要，否則會(huì)勉強(qiáng)使用低效的線性調(diào)節(jié)器。

早期規(guī)劃

大部分FPGA功耗都與FPGA設(shè)計(jì)人員的實(shí)現(xiàn)選擇有關(guān)，這會(huì)影響系統(tǒng)的開關(guān)頻率、輸出負(fù)載、供電電壓、互聯(lián)數(shù)量、互聯(lián)開關(guān)百分比，以及邏輯和互聯(lián)模塊的結(jié)構(gòu)。這些選擇反過(guò)來(lái)也會(huì)影響電源設(shè)計(jì)人員的選擇以及系統(tǒng)設(shè)計(jì)的綜合考慮，影響最終系統(tǒng)性能。

好在FPGA電源設(shè)計(jì)人員有各種工具和方法，在設(shè)計(jì)早期階段分析功耗。例如，大部分FPGA供應(yīng)商提供早期功耗估算器和功耗分析器，幫助設(shè)計(jì)人員建立功耗預(yù)算。設(shè)計(jì)人員可以使用基于軟件的早期功耗估算器——基本上是表格的形式，在設(shè)計(jì)早期階段匯集邏輯容量和工作速率的數(shù)據(jù)和假設(shè)，以便估算系統(tǒng)會(huì)在哪里，用掉多少功率(參見圖2)。

圖2.這一基于軟件的早期功耗估算器所顯示的工作表在所規(guī)劃的FPGA使用情況基礎(chǔ)上，為每一電源軌建議了組件(圖像得到了Altera的授權(quán))。

采用早期功耗估算器，電源設(shè)計(jì)人員可以估算FPGA中各個(gè)子系統(tǒng)的使用情況。在實(shí)例工具中，截屏顯示底部的標(biāo)簽中，提供了工作表來(lái)采集每一類資源的功耗，這些資源包括邏輯、存儲(chǔ)器、各種I/O，以及硬件信號(hào)處理資源等。這些數(shù)據(jù)被傳送到工具中的其他工作表。

但是，僅僅估算功耗還不夠——電源設(shè)計(jì)人員需要設(shè)計(jì)電源樹，以支持FPGA設(shè)計(jì)人員使用FPGA。通過(guò)估算FPGA設(shè)計(jì)的靜態(tài)和動(dòng)態(tài)功耗，工具有助于電源設(shè)計(jì)人員將功耗需求轉(zhuǎn)換為相應(yīng)的電源樹，使得設(shè)計(jì)能夠符合設(shè)計(jì)團(tuán)隊(duì)的系統(tǒng)綜合決定，滿足電流和電壓要求。包括圖2所示的實(shí)例在內(nèi)的一些工具，能夠提出滿足設(shè)計(jì)需求的電源管理器件的建議。估算器體現(xiàn)了FPGA供應(yīng)商和設(shè)計(jì)人員多年的經(jīng)驗(yàn)，非常有用，可以一直使用它，直到獲得了實(shí)際設(shè)計(jì)指標(biāo)。

隨著FPGA設(shè)計(jì)的推進(jìn)，電源設(shè)計(jì)人員會(huì)開始使用功耗分析器工具，更準(zhǔn)確的采集功耗，根據(jù)詳細(xì)的信息滿足電源要求，例如來(lái)自FPGA設(shè)計(jì)工具的網(wǎng)表輸出，以及設(shè)計(jì)是怎樣在FPGA中實(shí)現(xiàn)的。

功耗估算和分析工具的目的是幫助設(shè)計(jì)人員為功耗預(yù)算提供早期指南。通過(guò)早期功耗估算，設(shè)計(jì)團(tuán)隊(duì)能夠在設(shè)計(jì)開發(fā)電路板的同時(shí)進(jìn)行FPGA設(shè)計(jì)，節(jié)省了時(shí)間，一旦FPGA設(shè)計(jì)完成后，能夠有更多的最終電路板設(shè)計(jì)支持，使得團(tuán)隊(duì)更高效的進(jìn)行測(cè)試和優(yōu)化。

電源設(shè)計(jì)人員需要在系統(tǒng)硬件集成期間測(cè)量并驗(yàn)證實(shí)際FPGA性能，因?yàn)樾阅軐?duì)實(shí)際設(shè)計(jì)和環(huán)境工作狀態(tài)敏感，可能與估算和分析工具的結(jié)果不同。

關(guān)于協(xié)商的問(wèn)題

關(guān)于估算和系統(tǒng)集成功率指標(biāo)會(huì)不同的最終免責(zé)聲明并沒(méi)有帶來(lái)多少信心。即使是使用它們時(shí)，電源設(shè)計(jì)人員仍然面臨很大的不確定性。我們兜了一圈又回到FPGA電源設(shè)計(jì)是否準(zhǔn)備好采用并行工程實(shí)踐這一問(wèn)題。

與航空航天和微處理器團(tuán)隊(duì)理解上游設(shè)計(jì)決定影響下游設(shè)計(jì)需求的實(shí)例相似，理解電源的設(shè)計(jì)需求受到電路板和FPGA設(shè)計(jì)人員早期選擇的影響，這就為每一團(tuán)隊(duì)成員提供了機(jī)制和機(jī)會(huì)進(jìn)行溝通，在確定設(shè)計(jì)成本之前，協(xié)商怎樣優(yōu)化整個(gè)系統(tǒng)，而不是一部分。

從工程一開始，盡可能在設(shè)計(jì)早期階段，每一名開發(fā)團(tuán)隊(duì)成員盡早進(jìn)行協(xié)商和溝通的主要好處在于能夠發(fā)現(xiàn)不同領(lǐng)域?qū)＜抑g所做假設(shè)的分歧——在這個(gè)例子中，包括電源設(shè)計(jì)人員、FPGA設(shè)計(jì)人員，以及電路板設(shè)計(jì)人員，還有屬于或者影響電路板、FPGA和電源系統(tǒng)的其他系統(tǒng)組件設(shè)計(jì)人員。在這一點(diǎn)，受影響的團(tuán)隊(duì)可以互相討論、爭(zhēng)辯，甚至爭(zhēng)吵，最終開始并完成這一過(guò)程——找到解決辦法并進(jìn)行協(xié)商，這避免了各種高成本的返工，也避免了在設(shè)計(jì)后期再改變需求，從而降低了成本。

能夠選擇使用更高效的開關(guān)調(diào)節(jié)器需要非常準(zhǔn)確的提前掌握系統(tǒng)電源要求，這樣，能夠在合適的位置為電源調(diào)節(jié)器和組件分配恰當(dāng)?shù)碾娐钒蹇臻g，滿足包括電壓波紋容限要求在內(nèi)的電源要求。不正確或者不好的功耗預(yù)測(cè)的結(jié)果是使用低效的調(diào)節(jié)器滿足電壓波紋需求，但是這一“波紋”導(dǎo)致給設(shè)計(jì)的其他部分提出了額外的需求，處理大功率電源，更多的進(jìn)行散熱，甚至使FPGA工作速率低于要求。

功耗估算和分析工具一個(gè)重要的優(yōu)點(diǎn)是讓所有人都盡可能早的知道功耗。在現(xiàn)代設(shè)計(jì)中，F(xiàn)PGA是系統(tǒng)性能和功耗發(fā)展的主要推動(dòng)力量——結(jié)果，也成為電源設(shè)計(jì)的主要推動(dòng)力量。從設(shè)計(jì)過(guò)程一開始就與您的電源設(shè)計(jì)人員協(xié)商，這樣就能夠討論系統(tǒng)優(yōu)缺點(diǎn)，怎樣使用FPGA，然后使用工具，更準(zhǔn)確的盡早估算功耗。

在您開始之前就滿足所有系統(tǒng)要求還不足以獲得成功，還在于發(fā)現(xiàn)并盡快放棄不好的位置，以盡可能低的成本，采用能讓工程結(jié)果更好的位置替代它們。結(jié)果是，您能夠在后續(xù)工程中更早、更準(zhǔn)確的預(yù)測(cè)功耗。

當(dāng)我參與一些航空航天集成產(chǎn)品團(tuán)隊(duì)工程(我們認(rèn)為是并行工程)工作時(shí)，我們有80-20法則：在設(shè)計(jì)投入的前20%中，工程成本的80%是固定的。之后，您希望最好是圍繞剩下的20%展開工作。至少我們知道所做的決定對(duì)工程最終成本有很大的影響。

表達(dá)的不一定完全準(zhǔn)確，但是其中卻有智慧。更重要的是，當(dāng)您困在這80%之前，它給出了提醒，提示可能出現(xiàn)問(wèn)題，建議與團(tuán)隊(duì)中不同領(lǐng)域的專家合作，否則在工程到達(dá)開發(fā)的最終階段時(shí)，您會(huì)后悔。

側(cè)邊欄目：并行工程

國(guó)防分析研究院1988報(bào)告描述了并行工程，介紹說(shuō)這是產(chǎn)品及其相關(guān)工藝集成并行設(shè)計(jì)的一種系統(tǒng)性方法，包括了制造和支持。這一方法旨在讓開發(fā)人員從一開始就考慮產(chǎn)品生命周期的所有因素，從概念直至退市，包括質(zhì)量、成本、計(jì)劃和用戶需求等(參考文獻(xiàn)1)。并行工程與其他條目類似，還有些重疊，例如，協(xié)作工程、同步工程，以及集成產(chǎn)品開發(fā)等。

對(duì)于歷史上涉及到兩人以上一起工作的每一項(xiàng)工程，某些形式的并行工程很實(shí)用，但是現(xiàn)代并行工程依靠信息和通信技術(shù)，支持大規(guī)模的多學(xué)科開發(fā)團(tuán)隊(duì)一起工作，比以前更快的分享新工程信息。雖然對(duì)并行工程的很多描述都強(qiáng)調(diào)并行完成設(shè)計(jì)縮短了產(chǎn)品開發(fā)時(shí)間，但是要知道，并行工程最重要的機(jī)制是它提供了方法更迅速的發(fā)現(xiàn)并解決一起工作的各學(xué)科之間所做假設(shè)的分歧問(wèn)題，實(shí)現(xiàn)最終設(shè)計(jì)。盡早發(fā)現(xiàn)并解決分歧假設(shè)問(wèn)題要比增加成本來(lái)協(xié)調(diào)并溝通不同的團(tuán)隊(duì)好得多，這是因?yàn)楫a(chǎn)品系統(tǒng)中這些分歧越來(lái)越復(fù)雜。

航空航天工程最早采用了現(xiàn)代并行工程實(shí)踐，旨在發(fā)現(xiàn)團(tuán)隊(duì)之間的分歧，他們負(fù)責(zé)完成產(chǎn)品的原型開發(fā)、制造和維修。在設(shè)計(jì)過(guò)程中，很多最早發(fā)現(xiàn)的假設(shè)分歧出現(xiàn)在上游和下游活動(dòng)之間。例如，在原型開發(fā)期間作出的決定會(huì)很難進(jìn)行制造或者維護(hù)，而且成本高——而如果他們采用稍微不同的方法，就有可能有效的解決這一問(wèn)題，對(duì)下游團(tuán)隊(duì)的任務(wù)產(chǎn)生很小的影響。在載人安全系統(tǒng)中，貫穿整個(gè)設(shè)計(jì)過(guò)程，盡早發(fā)現(xiàn)并解決分歧假設(shè)問(wèn)題要比增加成本來(lái)協(xié)調(diào)并溝通不同的團(tuán)隊(duì)好得多。

幾年后，新微處理器的開發(fā)受益于處理器設(shè)計(jì)人員團(tuán)隊(duì)以及軟件開發(fā)人員之間的盡早進(jìn)行并行或者協(xié)同開發(fā)投入，團(tuán)隊(duì)提供了軟件開發(fā)工具，例如編譯器。處理器體系結(jié)構(gòu)開始采用判決和特征數(shù)據(jù)，簡(jiǎn)化編譯器開發(fā)人員所作出的假設(shè)——結(jié)果是更快、更小、更高效的代碼。即使是軟件系統(tǒng)的復(fù)雜度和成本在快速增加，選擇不同但是等價(jià)體系結(jié)構(gòu)方法的優(yōu)點(diǎn)在于支持實(shí)現(xiàn)性能更好的編譯代碼。

在這些情況下，付出額外的努力來(lái)與系統(tǒng)開發(fā)團(tuán)隊(duì)的其他成員盡早而且經(jīng)常的協(xié)調(diào)和溝通，不如發(fā)現(xiàn)假設(shè)中的錯(cuò)誤和分歧，其協(xié)商和解決問(wèn)題的成本更低。