1、引言

     重離子加速器冷卻儲存環(huán)（HIRFL—CSR）是國家“九五”期間重點工程，主要是由主環(huán)CSRm和實驗環(huán)CSRe組成，可以實現(xiàn)對重離子的同步加速、冷卻和儲存。磁鐵與電源組成加速器的磁場系統(tǒng)，用來產(chǎn)生約束磁場。儲存環(huán)電源系統(tǒng)為環(huán)二極磁鐵、四極磁鐵、六極磁鐵等提供勵磁電源。CSR電源屬直流穩(wěn)流電源，但與普通穩(wěn)流電源完全不同。其主要特點是環(huán)二極磁鐵電源和環(huán)四極磁鐵電源均為脈沖運行模式。要求電源有很高的電流長期穩(wěn)定性、極低紋波、極高可靠性和極快速脈沖跟蹤性，且二極磁鐵電源和四極磁鐵電源必須同步運行。為了減少偏轉(zhuǎn)磁場的離散度，主環(huán)與實驗環(huán)二極磁鐵電源串聯(lián)連接，各有一臺電源供電。

   這種電源在構(gòu)成系統(tǒng)時選用元器件的精度和其溫漂直接影響整體性能指標(biāo)，普通元器件構(gòu)成的調(diào)節(jié)器可能無法滿足其精度要求。為此，我們采用了基于TMS320C6713高速DSP的數(shù)字調(diào)節(jié)器實現(xiàn)方案。

2、數(shù)字電源控制模塊的設(shè)計

  隨著單片機技術(shù)的發(fā)展和控制理論研究的深入，電源的數(shù)字化控制也從比較簡單的MCU加電源芯片的控制結(jié)構(gòu)發(fā)展到利用高性能DSP及FPGA進行PWM、通信、監(jiān)控的全數(shù)字化控制結(jié)構(gòu)。本系統(tǒng)主要由TMS320C6713、FPGA1K30、CPLD和模數(shù)轉(zhuǎn)換電路等組成，控制系統(tǒng)框圖如圖1所示。

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控制系統(tǒng)中各個模塊單元的功能如下。

2.1 主控處理單元

本設(shè)計中采用美國TI公司TMS320C6713數(shù)字信號處理芯片，是TI公司生產(chǎn)的一種高速數(shù)字信號處理器（DSP），采用先進的超長指令（VLIW）TMS320C67xTMDSP內(nèi)核，最高時鐘頻率可以達到300MHz，指令周期最小3.3ns；最高運算速度：2400/1800MIPs/MFLOPs。為了加快處理速度，采用2級cache。芯片內(nèi)部有16通道EDMA控制器，能夠高速處理幾乎所有I/O和存儲器的接口問題，大大地提高芯片吞吐速度。外部總的存儲器空間最大512MB，數(shù)據(jù)寬度32b，可以支持SBRAM，SDRAM，SARAM，F(xiàn)LASH和EPROM。TMS320C6713與外部I/O接口可以通過FFA構(gòu)造的I/O端口、HPI口、多通道緩沖（McBSP）口、SPI口、I2C口等幾種主要方式。

     系統(tǒng)中DSP主要用來完成數(shù)據(jù)的采集、控制算法的運算。數(shù)字化電源的輸出電流經(jīng)過A/D轉(zhuǎn)換后送入DSP，經(jīng)過DSP控制算法計算，由反饋于給定值決定PWM的脈沖寬度，并將其送至FPGA。

2.2 FPGA控制單元

   FPGA控制單元的功能是由主處理器調(diào)整后的數(shù)據(jù)產(chǎn)生數(shù)字PWM波，是實現(xiàn)電源高精度控制的關(guān)鍵，同時利用其強大的邏輯控制功能，譯碼信號作為外 擴存儲器控制信號。

    選用ALTERA-p.htm" target="_blank" title="ALTERA貨源和PDF資料">ALTERA公司的ACEX1K30芯片，是一種片上可編程系統(tǒng)（SOPC）單芯片，具有很高的密度，典型邏輯門達到1萬到10萬門，工作頻率可達250MHz，很低的電源功耗，具有豐富的可編程I/O引腳，能夠以2.5V、3.3V、5V等多種電壓驅(qū)動或被驅(qū)動，使用方便靈活。
2.3 CPLD控制單元

    CPLD控制單元的主要功能是控制和協(xié)調(diào)DSP和ADC之間的數(shù)據(jù)及控制信號的傳送和處理，同時與背板通過VME總線進行通訊。

   CPLD選用Altera公司的EPM7128AE一144型號PLD器件。3．3V 電源供電；工作頻率高達227．3MHz；可編程調(diào)節(jié)的芯片管腳。

2.4 模數(shù)轉(zhuǎn)換單元

     A/D單元將采集的電源狀態(tài)的模擬信號轉(zhuǎn)化為數(shù)字信號，送入DSP主處理器，與給定的電源數(shù)字量比較，通過PID算法調(diào)整數(shù)據(jù)，決定PWM的寬度。

    AD公司的AD7655芯片，具有4通道16位轉(zhuǎn)換率精度；兩個跟蹤保持放大器；沒有傳輸延遲；模擬輸出電壓范圍0—5V；并行/串行5V/3V數(shù)據(jù)接口，與DSP接口兼容；單電源5V供電，正常模式下1MSPS數(shù)據(jù)吞吐率。

3、 軟件設(shè)計

設(shè)計中系統(tǒng)軟件采用模塊化設(shè)計思想，包括DSP系統(tǒng)控制程序、PID控制算法程序以及采用VHDL語言編寫的數(shù)字PWM程序和背板接口程序。DSP芯片的軟件需要代碼生成工具和代碼調(diào)試工具。生成工具是將用高級語言編寫的DSP程序轉(zhuǎn)化為可執(zhí)行的DSP芯片目標(biāo)代碼程序。軟件開發(fā)基于TI公司的CCStudio，它提供圖形化的編輯、編譯、匯編、連接和調(diào)試環(huán)境以及友好熟悉的操作界面。利用CCS能夠加快軟件開發(fā)周期，提高效率。

    DSP系統(tǒng)初始化完成對電源控制模塊電路的初始化和DSP工作模式選擇、相關(guān)的寄存器初始化、ADC初始化、指定接收數(shù)據(jù)緩沖區(qū)地址、串行口和主機口的初始化等?？刂破魉惴ǖ脑O(shè)計是系統(tǒng)的關(guān)鍵，它的性能如何直接影響電源的性能指標(biāo)。本系統(tǒng)采用了常規(guī)PID算法加PWM前饋的控制方案，構(gòu)成復(fù)合控制來縮短系統(tǒng)的調(diào)節(jié)時間。

      用VHDL實現(xiàn)FPGA和CPLD的內(nèi)部邏輯實現(xiàn)，VHDL是用來描述從抽象到具體硬件級別的工業(yè)標(biāo)準(zhǔn)語言，已經(jīng)成為統(tǒng)一的硬件設(shè)計工具。VHDL其設(shè)計方法的靈活性、可移植性都非常好，對設(shè)計的仿真方面同圖形化硬件描述方法一樣都很優(yōu)秀，設(shè)計效率在大規(guī)模設(shè)計時明顯優(yōu)于原理圖設(shè)計?？刂葡到y(tǒng)中FPGA主要完成數(shù)字PWM波的生成，而CPLD主要是完成上位機與下位機DSP之間的高速數(shù)據(jù)通訊，使用DSP的主機口來實現(xiàn)。

DSP控制程序圖和數(shù)字PWM流程圖如圖2和圖3所示。

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下面給出的是用VHDL實現(xiàn)的死區(qū)發(fā)生器：

entiey dead_generator is

port(

clk,pa :in std_logic;

ah,al :out std_logic;

dead_time:in std_logic_vector(11 downto 0);

count :inout std_logic_vector(11 downto 0));

end dead_generator;

architecture gen of dead_generator is

begin

process(clk)

begin

if(clk'event and clk = '1') then

if((pa = '1') and (count/= dead_time)) then

count