第6步：根據(jù)設(shè)計目標(biāo)檢查解決方案總噪聲

充分了解所設(shè)計電路中的各種誤差源是極其重要的。為了獲得最佳SNR，我們需要寫出前述方案的總噪聲方程。方程如公式1：

我們可算出運算放大器輸入端的總噪聲，并確保其低于41.6 nV/rtHz，一如我們所預(yù)期的那樣。方程如公式2：

為了在整個帶寬上對總噪聲進(jìn)行積分，我們可看到在濾波器帶寬上的ADC輸入端的總噪聲是3.05μV，低于設(shè)計所需的4.16μV。由于AD8641的轉(zhuǎn)折頻率低于100 Hz，故此例中的低頻噪聲(1/f)可忽略不計。程如公式3：

保持良好的信噪比需要關(guān)注信號路徑中每一處細(xì)節(jié)的噪聲，并有良好的PCB布局。避免在任何ADC下方布設(shè)數(shù)字線路，否則會將噪聲耦合至芯片管芯，除非在ADC下方鋪一個接地層用作屏蔽。諸如CNV或時鐘之類的快速開關(guān)信號不應(yīng)靠近模擬信號路徑。應(yīng)避免數(shù)字信號與模擬信號交疊。

公式1

公式2

公式3

第7步：運行模擬并驗證

剛開始驗證電路設(shè)計時，使用Pspice宏模型(可從ADI網(wǎng)站下載)比較合適。快速模擬顯示出我們?yōu)榻鉀Q方案所設(shè)計的信號帶寬。圖5顯示了位于AD7685輸入端可選RC濾波器之前和之后的響應(yīng)。

如圖6所示，10-kHz帶寬上的總輸出噪聲接近31μV rms，略低于41μV rms的設(shè)計目標(biāo)。在量產(chǎn)之前需要制作原型并驗證整套解決方案。

圖6 圖3所示電路的噪聲響應(yīng)模擬

總結(jié)

如今許多設(shè)計要求低功耗、低成本，而許多系統(tǒng)既負(fù)擔(dān)不起最昂貴的器件，也無法承受低噪聲器件的更高功耗。為了從信號調(diào)理電路得到最低的本底噪聲和最佳性能，設(shè)計者必須了解元件級別的噪聲源。保持良好的信噪比需要關(guān)注信號路徑每一處細(xì)節(jié)的噪聲。通過遵循以上步驟，便可成功調(diào)理小型模擬信號，并使用超高分辨率ADC將其轉(zhuǎn)換。

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