本文給出了快速響應(yīng)FSK控制環(huán)路模擬前端的詳細(xì)設(shè)計(jì)方案。用兩片MAX176 ADC分別量化兩個(gè)輸入通道并控制FSK調(diào)制器的PLL。這一獨(dú)特、簡(jiǎn)單的結(jié)構(gòu)將電路尺寸和環(huán)路延遲時(shí)間降至最小，從而得到一個(gè)簡(jiǎn)單的FSK調(diào)制器。文中介紹了部份經(jīng)過(guò)測(cè)試的基本控制回路。

控制回路基礎(chǔ)

FSK控制回路的模擬前端包括三個(gè)主要部件：ADC、鎖相環(huán)(PLL)、壓控振蕩器(VCO) (圖1)。ADC對(duì)輸入信號(hào)進(jìn)行數(shù)字化處理并控制PLL。PLL鎖定頻率并穩(wěn)定VCO ，VCO針對(duì)給定電壓輸出一個(gè)特定頻率?？偠灾?，這些電路將某一模擬電壓轉(zhuǎn)換成一個(gè)調(diào)制頻率。FSK是一種結(jié)構(gòu)簡(jiǎn)單且響應(yīng)速度快的調(diào)制方案。

原理圖設(shè)計(jì)及器件選型

圖2為模擬前端的結(jié)構(gòu)框圖和主要組件，該設(shè)計(jì)中的ADC有兩個(gè)功能：數(shù)字化輸入信號(hào)、利用ADC輸出控制PLL。這種方法可減少元器件數(shù)目，縮小環(huán)路延遲時(shí)間，從而簡(jiǎn)化設(shè)計(jì)。這里，輸入信號(hào)通過(guò)兩個(gè)12 位ADC MAX176進(jìn)行數(shù)字化處理。

使用ADC控制PLL時(shí)需要正確選擇PLL，并不是所有PLL都適合該設(shè)計(jì)。這里選用Motorola的MC145151 PLL，因?yàn)樵撈骷试S以并行方式裝載控制數(shù)據(jù)。MC145151也工作在設(shè)計(jì)頻率范圍內(nèi)：12.0MHz至12.5MHz。選擇1MHz晶振用于MC145151 PLL，divide-by-R配置為000 (divide-by-8)。得到的PLL步長(zhǎng)是125kHz (1MHz / 8 = 125kHz)。PLL 的divide-by-N設(shè)置為00000001100xxx。divide-by-N設(shè)置為5個(gè)數(shù)值中的一個(gè)(最后三位由ADC的數(shù)字輸出設(shè)置)。得到的5個(gè)數(shù)值是96、97、98、99和100。

本設(shè)計(jì)使用MiniCircuits POS-25 VCO，因?yàn)樗?2.0MHz至12.5MHz范圍內(nèi)保持線(xiàn)性。

另外，四路雙輸入與非門(mén)IC (74HC00)和雙路4位計(jì)數(shù)器(74HC393)為ADC增加時(shí)序邏輯，將MAX176配置為連續(xù)轉(zhuǎn)換狀態(tài)。8位移位寄存器(74HC595)用來(lái)移出并行格式的ADC數(shù)據(jù)。帶緩沖的可調(diào)比例、3位R2R DAC可縮短鎖定時(shí)間，并放寬鎖相環(huán)對(duì)濾波器指標(biāo)要求。用R2R梯形結(jié)構(gòu)實(shí)現(xiàn)分立的3位DAC，DAC的標(biāo)稱(chēng)輸出對(duì)進(jìn)入VCO的電壓進(jìn)行微調(diào)。求和放大器(MAX474)用來(lái)對(duì)三個(gè)電壓求和，分別是：

3位R2R DAC的輸出，該輸出被調(diào)整至由ADC輸出設(shè)置的微調(diào)電壓，并與粗調(diào)電壓相加。這一過(guò)程使VCO輸入電壓接近特定輸出頻率對(duì)應(yīng)的電壓。
粗調(diào)電壓，該電壓是預(yù)先設(shè)定好的，其值接近VCO頻率預(yù)先確定的電壓。
相位檢測(cè)電壓，該電壓由鎖相環(huán)設(shè)置，并與微調(diào)和粗調(diào)電壓相加。其目的是調(diào)整最終電壓以將VCO鎖定到指定頻率。

用三個(gè)電壓之和(而不是僅僅依靠相位檢測(cè)器輸出)設(shè)置VCO，將大大減小PLL鎖定時(shí)間。

當(dāng)兩個(gè)ADC對(duì)接踵而來(lái)的信號(hào)進(jìn)行數(shù)字化時(shí)，它們的組合串行輸出可能是四個(gè)值當(dāng)中的一個(gè)。輸入ADC的EOC信號(hào)用來(lái)表示一個(gè)新的12位字的起點(diǎn)。從而得到以下五種可能的位配置(并得到五種除法值)：

1XX - 或除以100或更大的數(shù)，適合VCO輸出頻率大于12.5MHz
(增量為1MHz / 8 = 125kHz，125kHz x 100 = 12.5MHz)

000 - 或除以96，適合VCO輸出頻率為12.0MHz
(增量為1MHz / 8 = 125kHz，125kHz x 96 = 12.0MHz)

001 - 或除以97，適合VCO輸出頻率為12.125MHz
(增量為1MHz / 8 = 125kHz，125kHz x 97 = 12.125MHz)

010和011時(shí)重復(fù)這一方法。如果知道是哪個(gè)ADC中的哪一位，可以很容易地確定對(duì)應(yīng)于位格式的頻率。使用MAX176時(shí)，EOC信號(hào)的上升沿表明下個(gè)時(shí)鐘周期輸出將出現(xiàn)一個(gè)新字。接收FSK數(shù)據(jù)時(shí)，必須進(jìn)行適當(dāng)?shù)慕獯a。

ADC選擇依據(jù)

ADC的選擇取決于幾個(gè)具體設(shè)計(jì)參數(shù)。針對(duì)本設(shè)計(jì)而言，被數(shù)字化的信號(hào)其帶寬相對(duì)較低(不到5kHz)。選擇12位ADC 如MAX176時(shí)，采樣速率為250ksps或更高，留下很大的信號(hào)余量。這里對(duì)非線(xiàn)性指標(biāo)要求不太精確，低功耗特性有助于便攜式應(yīng)用；然而該設(shè)計(jì)適合連續(xù)轉(zhuǎn)換。由于不需要微型控制器，因此簡(jiǎn)化了ADC接口。許多新型ADC提供了可降低功耗、節(jié)省空間，并簡(jiǎn)化微型控制器接口的方案。MAX1286便是具備這些特點(diǎn)的ADC，這一雙通道12位ADC采用8引腳SOT23封裝。
控制邏輯電路需要串行輸出ADC，但是，如果帶有其它邏輯電路，如并行-串行移位寄存器，那么也可以使用并行輸出ADC。滿(mǎn)足設(shè)計(jì)要求，具備更高采樣率的ADC是MAX1304，它是高速、12位、多路、同時(shí)采樣ADC，并行輸出。

為實(shí)現(xiàn)精確測(cè)量，可以使用分辨率更高的SAR ADC，如MAX1069 (14位)或MAX1169 (16位)。這些多路ADC具有較高的直流精度(±1 LSB的INL和DNL)、較大的動(dòng)態(tài)范圍(90dB的SNR)，以及可選的I2C、SPI或并行接口。

為進(jìn)行原型設(shè)計(jì)和基本驗(yàn)證，本設(shè)計(jì)使用了兩片MAX176 ADC。MAX176采用DIP封裝，易于在面包板上測(cè)試。ADC包括內(nèi)部采樣/保持電路，0.4μs 采集時(shí)間、內(nèi)部基準(zhǔn)、3.5μs (最大)轉(zhuǎn)換時(shí)間以及低至148mW的功耗。

總結(jié)

該設(shè)計(jì)開(kāi)發(fā)了一個(gè)硬件連接的FSK控制回路，工作在連續(xù)模式下，以有限的延遲時(shí)間發(fā)送低頻帶數(shù)據(jù)。ADC對(duì)數(shù)據(jù)進(jìn)行數(shù)字化處理，ADC輸出作為控制位控制PLL，從而得到一個(gè)簡(jiǎn)潔、緊湊、元件數(shù)最少的FSK解決方案。為使延遲時(shí)間最小，將粗調(diào)和細(xì)調(diào)電壓與相位檢測(cè)器輸出相結(jié)合，使PLL鎖定時(shí)間減到最小。ADC、PLL或VCO的選型取決于具體應(yīng)用。