串行/解串器的差分阻抗設(shè)計(jì)
SerDes器件一般都采用差分阻抗為100Ω的傳輸線，但在手持設(shè)備中實(shí)現(xiàn)100Ω?jìng)鬏斁€非常困難。例如，在翻蓋或滑蓋手機(jī)上，傳輸線必需經(jīng)過基帶PCB、鉸鏈的柔性PCB、LCD PCB或者軟硬復(fù)合板。在經(jīng)過這些介質(zhì)后仍保持100Ω的差分阻抗是非常困難的。
有許多因素會(huì)影響差分阻抗，比如走向?qū)挾取⑧徑牡鼐€及介電常數(shù)。但最主要的影響來(lái)自地平面，即一個(gè)地平面(微帶線)或兩個(gè)地平面(帶狀線)以及傳輸線與地平面之間的距離。這在射頻環(huán)境中是個(gè)大問題，因?yàn)檫@類應(yīng)用都要求在大多數(shù)電子器件表面進(jìn)行隔離接地，以屏蔽EMI。這種接地會(huì)大幅降低傳輸線的差分阻抗，使其降到50Ω或以下。
低差分阻抗
差分阻抗降低會(huì)給信號(hào)傳輸帶來(lái)許多問題，第一個(gè)問題是阻抗失配將導(dǎo)致信號(hào)發(fā)生反射，其它兩個(gè)問題則在射頻環(huán)境下更為突出。較低的差分阻抗意味著傳輸線呈現(xiàn)更強(qiáng)的電容性，這會(huì)給信號(hào)傳輸增加負(fù)荷并降低階躍信號(hào)(如時(shí)鐘信號(hào))的幅度。信號(hào)幅度降低會(huì)影響無(wú)線電系統(tǒng)的RF魯棒性，例如在GSM手機(jī)中，信號(hào)幅度降低會(huì)嚴(yán)重影響串行數(shù)據(jù)。GSM接收機(jī)的最大發(fā)送信號(hào)強(qiáng)度一般為32.5dBm，在這個(gè)信號(hào)強(qiáng)度下，大量的射頻信號(hào)會(huì)耦合到串行線路上。如果SerDes信號(hào)的幅度由于傳輸差分阻抗降低而減小，就會(huì)發(fā)生數(shù)據(jù)位錯(cuò)誤，導(dǎo)致LCD閃爍。
第三個(gè)問題是時(shí)鐘和數(shù)據(jù)間出現(xiàn)歪斜失真。在圖1中，時(shí)鐘信號(hào)始終在躍變，因而其幅度會(huì)因差分阻抗降低而降低，但數(shù)據(jù)并不一定始終在躍變。當(dāng)有2到3個(gè)數(shù)據(jù)位保持不變時(shí)，數(shù)據(jù)信號(hào)幅度就會(huì)達(dá)到其滿幅度。當(dāng)數(shù)據(jù)信號(hào)躍變時(shí)，就會(huì)因差分阻抗降低而導(dǎo)致時(shí)鐘和數(shù)據(jù)之間的歪斜失真。這看起來(lái)問題似乎不大，但典型的SerDes歪斜失真的容限為±150ps，差分阻抗降到39Ω時(shí)，歪斜失真就會(huì)超出這個(gè)容限。此外，時(shí)鐘和數(shù)據(jù)間的歪斜失真還會(huì)導(dǎo)致數(shù)據(jù)錯(cuò)誤，并降低數(shù)據(jù)對(duì)RF干擾的抵御能力。為確保串行傳輸方案在射頻環(huán)境下正常工作，就必須解決差分阻抗降低的問題，并選擇歪斜失真容限最大的SerDes器件。
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| 圖1：當(dāng)差分阻抗降到39Ω時(shí)，時(shí)鐘和數(shù)據(jù)之間出現(xiàn)歪斜失真。 |
高差分阻抗
差分阻抗降低是因?yàn)榻拥匦?yīng)過度，阻抗升高則是因?yàn)榻拥匦?yīng)不足。接地屏蔽并非影響差分阻抗的唯一因素，走線寬度和介電常數(shù)也可引起阻抗升高，但接地屏蔽是主要因素。阻抗升高多見于那些無(wú)接地屏蔽的線纜(如帶狀線纜)或者帶有氣隙的柔性線纜。通常，相對(duì)于位于外層的接地屏蔽來(lái)說(shuō)，串行走線位于內(nèi)層，串行線與接地屏蔽之間的距離對(duì)阻抗升高的貢獻(xiàn)較大。較低的差分阻抗意味著傳輸呈現(xiàn)較強(qiáng)的電容性，較高的差分阻抗意味著傳輸呈現(xiàn)較強(qiáng)的電感性。
阻抗升高后會(huì)帶來(lái)兩個(gè)問題。第一個(gè)問題是因阻抗失配而產(chǎn)生的信號(hào)反射，第二個(gè)問題是因阻抗增加而造成過沖和下沖失真(圖2)。嚴(yán)重的過沖或下沖失真將使信號(hào)超出共模范圍，導(dǎo)致數(shù)據(jù)錯(cuò)誤。這種失真也會(huì)降低抵御串?dāng)_和RF干擾的能力。比如，如果串行信號(hào)強(qiáng)度接近共模范圍，那么，即使強(qiáng)度不大的串?dāng)_也會(huì)使串行信號(hào)超出共模范圍。在射頻應(yīng)用中，導(dǎo)致阻抗升高的最大潛在因素是采用帶氣隙線纜的設(shè)計(jì)。
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| 圖2：高差分阻抗將導(dǎo)致過沖和下沖失真。 |
電磁干擾
在解決差分阻抗下降問題的時(shí)候，可能需要采用單端接地屏蔽。許多RF工程師都擔(dān)心這會(huì)影響接地隔離的效果，：一是擔(dān)心高速信號(hào)的RF輻射會(huì)給電話無(wú)線通道帶來(lái)問題，二是擔(dān)心高速信號(hào)容易受到RF干擾。為解決這些問題，SerDes器件制造商采用差分信號(hào)技術(shù)來(lái)避免反射信號(hào)的產(chǎn)生，提高信號(hào)抗干擾能力，并努力找到能避開無(wú)線電頻帶的傳輸頻率。接地太多或太少都會(huì)引起問題。如前所述，過多的接地會(huì)降低串行信號(hào)的幅度，削弱信號(hào)抗RF干擾的能力，導(dǎo)致數(shù)據(jù)位錯(cuò)誤。接地太少則可能使更強(qiáng)的射頻信號(hào)耦合到串行信號(hào)上。平衡這兩個(gè)問題的方法是采用單端接地(采用微帶線)和網(wǎng)格狀接地。采用微帶線和網(wǎng)格狀接地可使差分阻抗接近100Ω，同時(shí)也能達(dá)到一定的隔離效果。
設(shè)計(jì)100Ω差分阻抗的步驟
如果由于接地屏蔽太多而造成差分阻抗降低，或者因接地屏蔽太少而造成差分阻抗增大，那么應(yīng)該如何設(shè)計(jì)？什么樣的產(chǎn)品能支持這種應(yīng)用環(huán)境？首先，要選擇差分阻抗匹配范圍大的SerDes器件(比如飛兆半導(dǎo)體的μSerDes器件)。許多串行技術(shù)都要求100Ω±10%的匹配容限，但事實(shí)上這是不可能實(shí)現(xiàn)的。uSerDes技術(shù)基于恒流型I/O而不是電壓型I/O，并且允許差分阻抗在70到120Ω范圍。在PCB或FPCB板設(shè)計(jì)串行傳輸線時(shí)，使用差分阻抗計(jì)算器非常有用?，F(xiàn)在市面上已有能結(jié)合鄰近接地和磁場(chǎng)因素的專業(yè)級(jí)計(jì)算器，可以完成最精確的模擬。如果沒有這類設(shè)備，也可求助于網(wǎng)絡(luò)，許多網(wǎng)站都能基于業(yè)界已知的一些基本公式來(lái)計(jì)算差分阻抗。這些公式的效果一般都接近專業(yè)計(jì)算器，只要不超出它們的使用限度。
完成板卡和柔性線纜的設(shè)計(jì)、制造和裝配后，建議采用時(shí)域反射計(jì)(TDR)測(cè)量。TDR是一個(gè)非常有用的解決差分阻抗問題的測(cè)試工具。在測(cè)試一對(duì)差分線時(shí)，TDR發(fā)送差分信號(hào)到傳輸線上，并測(cè)量阻抗失配引起的反射。做此測(cè)試時(shí)，最好解決好差分阻抗的降低問題。如前所述，差分阻抗降低一般源于接地屏蔽，解決此問題最直接的方法是檢查Gerber文件，找出問題接地點(diǎn)所在。一般最需要注意的區(qū)域是PCB上連接器處的內(nèi)層串行走線，以及帶雙接地屏蔽的線纜的可動(dòng)部分。請(qǐng)注意以下幾點(diǎn)：內(nèi)層串行走線的上下層一般都有隔離接地；連接器處的走線難度很大，40條以上的線路都要連接到連接器上，通常會(huì)在串行線上下層都進(jìn)行額外的屏蔽；柔性線纜的活動(dòng)部分一般都非常薄，串行線上下層的接地會(huì)大幅減小差分阻抗。
解決這些問題的第一個(gè)保守方法是去除接地屏蔽，或者增加串行線與接地屏蔽之間的距離。如果去除接地屏蔽不可行，可以采用別的方法稍微提高差分阻抗。例如，如果走線寬度原來(lái)為4mil，則將其改為3mil，那么差分阻抗將提高約10Ω。另一種可能奏效的方法是使用網(wǎng)格狀接地屏蔽，而不是采用實(shí)心覆銅。網(wǎng)格狀屏蔽有助于將差分阻抗提高約10Ω，同時(shí)還能實(shí)現(xiàn)屏蔽隔離。
隨著越來(lái)越多的手持電子設(shè)備采用串行傳輸技術(shù)，差分阻抗的問題越來(lái)越突出。在PCB和柔性PCB布線之初就找出這些問題非常關(guān)鍵。在信號(hào)幅度、抗干擾能力和電磁輻射間進(jìn)行權(quán)衡，就能構(gòu)建出魯棒的串行傳輸解決方案。
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