在高速串行通信中，集成誤碼率測(cè)試儀（Integrated Bit Error Ratio Tester，簡(jiǎn)稱IBERT）是Xilinx提供的一款用于測(cè)試transceiver的免費(fèi)IP。IBERT的example design集成了transceiver、logic、ILA、VIO、Pattern Generator and Checker、DRP等功能，為用戶提供了一個(gè)便捷的測(cè)試平臺(tái)，無需編寫復(fù)雜的代碼即可驗(yàn)證當(dāng)前硬件條件下transceiver能否在用戶需要的線速率下正常工作。

IBERT的功能與特點(diǎn)

IBERT的核心功能是通過誤碼率測(cè)試來評(píng)估FPGA中GTX（Gigabit Transceiver）的通斷和通信性能。一般的誤碼率可以低至10^-12級(jí)別，這為用戶提供了高精度的測(cè)試結(jié)果。IBERT通過FPGA內(nèi)部資源，能夠生成偽隨機(jī)二進(jìn)制序列（PRBS），如PRBS7、PRBS9、PRBS15等，用于測(cè)試高速串行通道傳輸?shù)恼`碼率。這些PRBS數(shù)據(jù)類型的選擇主要基于其游程（Run Length）不同，從而影響Pattern Dependent Jitter（PDJ）。

IBERT還提供了多種環(huán)回模式，包括Near-end PCS環(huán)回、Near-end PMA環(huán)回、Far-end PMA環(huán)回和Far-end PCS環(huán)回。這些模式允許用戶在內(nèi)部或外部進(jìn)行自回環(huán)測(cè)試，從而驗(yàn)證transceiver的不同部分是否工作正常。例如，Near-end PCS環(huán)回測(cè)試的是FPGA內(nèi)部物理編碼子層（PCS）的功能，而Far-end PMA環(huán)回則測(cè)試了包括傳輸線在內(nèi)的完整鏈路。

IBERT的使用步驟

使用IBERT進(jìn)行測(cè)試通常包括以下幾個(gè)步驟：

IP核生成與配置：

在Vivado中，通過IP catalog搜索IBERT，并進(jìn)行定制。在配置過程中，需要選擇系統(tǒng)時(shí)鐘源，可以選擇外部時(shí)鐘源或由GTX差分時(shí)鐘提供。此外，還需要配置參考時(shí)鐘（Refclk），其驅(qū)動(dòng)能力范圍需參考具體器件系列的transceiver文檔。

生成Bitstream并下載：

配置完成后，生成Bitstream文件，并將其下載到FPGA芯片中。

創(chuàng)建Link并配置參數(shù)：

通過JTAG接口將Bitstream下載到FPGA后，點(diǎn)擊Auto detect links或create links，創(chuàng)建link鏈接。用戶可以配置link中的參數(shù)，如PRBS模式、環(huán)回模式、TX差分?jǐn)[幅（TX diff-swing）、TX預(yù)加重（TX Pre-Emphasis）等。

觀察測(cè)試結(jié)果：

在配置完成后，通過觀察GTX通道的Status和誤碼率，可以評(píng)估transceiver的性能。IBERT還提供了Eye Scan功能，用于掃描眼圖，以評(píng)估信號(hào)的質(zhì)量。用戶可以選擇2D Full Eye或1D Bathtub掃描類型，以及不同的誤碼率（BER）目標(biāo)，如10^-9，來兼顧掃描時(shí)間和可靠度。

常見問題與解決方案

在使用IBERT進(jìn)行測(cè)試時(shí)，可能會(huì)遇到一些問題，如測(cè)試不通過或Near-end環(huán)回測(cè)試失敗。這時(shí)，首先需要檢查時(shí)鐘質(zhì)量和電源質(zhì)量。時(shí)鐘和電源的要求在每個(gè)系列的transceiver文檔和data and switching文檔上都有詳細(xì)描述。電源測(cè)試時(shí)，需要選擇靠近FPGA芯片的測(cè)試點(diǎn)，并測(cè)試真實(shí)負(fù)載下的電源。此外，手冊(cè)上要求的電源最大電壓值和最小電壓值需考慮紋波和噪聲的影響。

如果測(cè)試的對(duì)端器件不是FPGA，而是其他芯片（如DSP、專用芯片、Switch等），則需要查閱對(duì)端芯片的資料，看其是否支持類似的環(huán)回模式。如果支持，F(xiàn)PGA這一側(cè)可以將loopback mode設(shè)置為none，對(duì)端芯片設(shè)置為相應(yīng)的環(huán)回模式，從而測(cè)試完整鏈路。如果不支持，則需要在硬件環(huán)境上做環(huán)回，如使用接插件、耦合電容等。

結(jié)論

IBERT作為Xilinx提供的一款強(qiáng)大的測(cè)試工具，為FPGA中的高速串行通信測(cè)試提供了極大的便利。通過誤碼率測(cè)試和眼圖掃描，用戶可以準(zhǔn)確評(píng)估transceiver的性能，從而確保高速串行設(shè)計(jì)調(diào)試的順利進(jìn)行。無論是內(nèi)部自回環(huán)還是外部自回環(huán)，IBERT都能提供全面的測(cè)試解決方案，幫助用戶快速定位并解決問題。