電源轉(zhuǎn)換或柵極驅(qū)動開關(guān)期間產(chǎn)生的高壓瞬態(tài)尖峰可能非常有害。在電機(jī)驅(qū)動應(yīng)用中，隨時間變化的電壓導(dǎo)數(shù) (dV/dt) 瞬態(tài)可能會破壞繞組絕緣，從而縮短電機(jī)壽命并影響系統(tǒng)可靠性。

在使用硅MOSFET和IGBT以及SiC MOSFET的電路中，降低瞬態(tài)響應(yīng)的通常方法是增加外部柵極電阻的值。此類器件通常具有高反向傳輸電容 (C rss ) 或柵漏米勒電容 (C gd )。增加?xùn)艠O電阻 (R g ) 對于降低快速開關(guān)應(yīng)用的 dV/dt 特別有效。

一個示例用例是圖騰柱功率因數(shù)校正 (PFC)，其中高 dV/dt 可以降低開關(guān)損耗。然而，對于速度較慢的應(yīng)用(例如電機(jī))，實(shí)現(xiàn) dV/dt 在 5 至 8V/ns 可接受范圍內(nèi)所需的電阻值將在千歐姆范圍內(nèi)。高 R g會顯著延長開關(guān)延遲。

本文重點(diǎn)介紹三種常用方法，可將 dV/dt 從 45V/ns 降至 5V/ns，但不會產(chǎn)生過多的開啟/關(guān)閉延遲時間。為了涵蓋所有選項，我們研究了在器件上使用外部柵極漏極電容器和 RC 緩沖器以及使用 JFET 直接驅(qū)動方法。

在每種情況下，都使用 T0247-4L 封裝中的 1200V SiC FET，在 75 A/800V 開關(guān)條件下的 R ds(on)為 9 毫歐。首先使用 SiC 場效應(yīng)晶體管 (FET) 的 SPICE 模型對所探索的每個場景進(jìn)行模擬。雙脈沖電路實(shí)驗(yàn)測量了開通和關(guān)斷時間以驗(yàn)證仿真結(jié)果。

使用外部 C gd電容器

在此方法中，外部 C gd電容器 C gdext放置在半橋配置的高側(cè) FET 和低側(cè) FET 的柵極和漏極之間(圖 1)。

圖 1該方法使用帶有外部 C gd 的柵極驅(qū)動器來進(jìn)行 dV/dt 控制。

對于 SiC FET，計算得出的 C gdext值為 68 pF，并且出于仿真目的，包含了 20 nH 的串聯(lián)寄生電感 (L par )。在實(shí)際情況下，使用分立元件且 C gd電容器盡可能靠近 FET 連接時，寄生電感可能會更小。如果使用 FET 模塊，則需要將電容器放置在模塊外部，這意味著寄生電感接近 20 nH。

圖 2實(shí)線 I ds(藍(lán)色)、V gs(橙色)和 V ds (綠色)的關(guān)斷測量使用 68 pF 的外部 C gd電容器和 33 Ω 的 R g。

SPICE 仿真和外部 C gd電容器的實(shí)驗(yàn)結(jié)果如圖 2所示。由于開關(guān)期間 I ds相對較低，估計為 0.54 A，因此外部電容器可以承受 20 nH 的寄生電感。當(dāng)使用 68 pF 電容器和10 至 33 Ω 范圍內(nèi)的R g時，測量和計算出此方法的 dV/dt 范圍為 25 至 5V/ns (圖 3)。

圖 3 dV/dt 與 R g的關(guān)系圖，通過 SPICE 模型仿真進(jìn)行測量和驗(yàn)證，使用 68 pF 的外部電容器 C gd。

結(jié)果表明，當(dāng)使用 FET 模塊、將 C gd放置在 PCB 上并接受一定程度的寄生電感時，這種降低 dV/dt 的方法是合適的。

在 FET 上使用 RC 緩沖器

控制 dV/dt 的另一種方法是在高側(cè)和低側(cè) FET 的漏極和源極之間連接 RC 緩沖電路(圖 4)。

圖 4并聯(lián)在高側(cè)和低側(cè) FET 上的緩沖器電路的電路圖。

對于此示例，與外部柵極漏極電容器一樣，添加了與電容器 (C緩沖器) 和電阻器 (R緩沖器) 串聯(lián)的 20 nH 寄生電感。使用分立 FET 時，RC 組件可以盡可能靠近 FET 放置，最好直接連接到引線，在這種情況下，寄生電感將最小。實(shí)驗(yàn)緩沖電路使用 5.6 nF 電容器和 0.5 Ω 電阻。 SPICE 仿真和實(shí)驗(yàn)結(jié)果表明，使用這種方法可以將 dV/dt 從 50V/ns 降低至 5V/ns(圖 5)。

圖 5這些是使用 RC 緩沖電路的測量值和仿真值的 dV/dt 圖。

由于添加緩沖電路而產(chǎn)生的開關(guān)損耗在電容值較低的情況下很小，在 10kHz 開關(guān)頻率下約為 2W。模擬寄生電感值相對較高(20 nH)，表明 RC 緩沖器布置可以放置在 FET 模塊外部，并將 dV/dt 降低 90%。

JFET直接驅(qū)動方式

降低 dV/dt 的最后一種方法是使用直接驅(qū)動結(jié)柵 (JFET) 布置。在該電路中，硅MOS器件在啟動時導(dǎo)通一次，然后JFET柵極在-15V和0V之間切換。需要脈沖寬度調(diào)制 (PWM) 柵極驅(qū)動信號以及使能信號，但仍保持常斷操作。高側(cè) JFET 柵極施加 -15V 電壓以使其在開關(guān)瞬變期間保持關(guān)閉狀態(tài)。

同樣，測量是通過實(shí)驗(yàn)設(shè)置和使用 SPICE 模型的電路模擬進(jìn)行的(圖 6)。由于 SiC JFET 具有顯著的 C rss(Cgd)，因此 4.7 Ω 的小 R g足以將 dV/dt 減慢至 5V/ns。

圖 6 使用直接驅(qū)動 JFET 方法繪制的 dV/dt 瞬態(tài)圖突出顯示了測量波形和 SPICE 波形。

優(yōu)點(diǎn)和缺點(diǎn)

表 1重點(diǎn)總結(jié)了在 75 A/800V 電路中降低 dV/dt 的三種不同方法的 SPICE 模擬預(yù)測。在這三種方法中，JFET 直接驅(qū)動方法產(chǎn)生的能量損耗最低。也就是說，直接驅(qū)動需要 -15V 驅(qū)動信號和使能信號，從而增加了組件數(shù)量和電路復(fù)雜性。

表 1此表顯示了三種 dV/dt 降低方法的 SPICE 模擬性能。

外部 C gd電容器和 RC 緩沖器方法顯示出稍高的開關(guān)損耗，但它們不需要訪問 JFET 柵極。使用分立 FET 時，這兩種方法都可以在 PCB 上輕松實(shí)現(xiàn)。

UnitedSiC 的標(biāo)準(zhǔn) FET 不提供對 JFET 柵極的訪問，但采用 TO247-4L 封裝的新型雙柵極產(chǎn)品正在開發(fā)中。此方法也適用于添加了 JFET 柵極引腳的模塊。在所有情況下，SPICE 仿真都會考慮 20 nH 寄生電感，結(jié)果證明一定程度的電感不會影響 dV/dt 的降低。

RC 緩沖器方法突出表明它無法獨(dú)立控制 dV/dt 的開啟和關(guān)閉(表 1)。然而，單獨(dú)的 R g(on)和 R g(off)電阻器允許對 C gd和直接驅(qū)動 JFET 方法進(jìn)行獨(dú)立控制。