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當(dāng)前位置:首頁(yè) > EDA > 電子設(shè)計(jì)自動(dòng)化
[導(dǎo)讀]隨機(jī)數(shù)是專門的隨機(jī)試驗(yàn)的結(jié)果,產(chǎn)生隨機(jī)數(shù)有多種不同的方法。這些方法被稱為隨機(jī)數(shù)生成器。隨機(jī)數(shù)最重要的特性是它在產(chǎn)生時(shí)后面的那個(gè)數(shù)與前面的那個(gè)數(shù)毫無(wú)關(guān)系。隨機(jī)數(shù)分為三類,分別是偽隨機(jī)數(shù)、密碼學(xué)安全的偽隨機(jī)數(shù)以及真隨機(jī)數(shù)。

隨機(jī)數(shù)是專門的隨機(jī)試驗(yàn)的結(jié)果,產(chǎn)生隨機(jī)數(shù)有多種不同的方法。這些方法被稱為隨機(jī)數(shù)生成器。隨機(jī)數(shù)最重要的特性是它在產(chǎn)生時(shí)后面的那個(gè)數(shù)與前面的那個(gè)數(shù)毫無(wú)關(guān)系。隨機(jī)數(shù)分為三類,分別是偽隨機(jī)數(shù)、密碼學(xué)安全的偽隨機(jī)數(shù)以及真隨機(jī)數(shù)。


本次設(shè)計(jì)為基于FPGA生成的偽隨機(jī)數(shù)發(fā)生器,什么是偽隨機(jī)數(shù)呢?統(tǒng)計(jì)學(xué)偽隨機(jī)性指的是在給定的隨機(jī)比特流樣本中,1的數(shù)量大致等于0的數(shù)量,同理,“10”“01”“00”“11”四者數(shù)量大致相等。類似的標(biāo)準(zhǔn)被稱為統(tǒng)計(jì)學(xué)隨機(jī)性。滿足這類要求的數(shù)字在人類“一眼看上去”是隨機(jī)的。


基于FPGA的偽隨機(jī)數(shù)生成器(PRNG)通常使用線性同余生成器(LCG)或其他算法。下面是一個(gè)簡(jiǎn)單的基于FPGA的偽隨機(jī)數(shù)生成器的設(shè)計(jì)概念,以及一個(gè)簡(jiǎn)化的VHDL或Verilog代碼示例。

設(shè)計(jì)概念

  1. 選擇算法:LCG是一個(gè)常見(jiàn)的選擇,其形式為 X_{n+1} = (aX_n + c) mod m,其中a、c和m是常數(shù),X_n是當(dāng)前的隨機(jī)數(shù)。
  2. 初始化:使用一個(gè)種子值來(lái)初始化X_0。
  3. 迭代:在每個(gè)時(shí)鐘周期,使用LCG算法更新X_n。
  4. 輸出:可以直接輸出X_n,或者對(duì)其進(jìn)行一些處理(如位反轉(zhuǎn)、截?cái)嗟龋┮垣@得所需的隨機(jī)數(shù)格式。

簡(jiǎn)化的Verilog代碼示例

請(qǐng)注意,這是一個(gè)非常簡(jiǎn)化的示例,僅用于說(shuō)明概念。在實(shí)際應(yīng)用中,您可能需要考慮更多的細(xì)節(jié)和優(yōu)化。

verilog復(fù)制代碼

module prng_lcg (

input wire clk,

input wire rst,

output reg [31:0] random_number

);

// LCG參數(shù)

const int a = 1103515245; // 一個(gè)大素?cái)?shù)

const int c = 12345; // 一個(gè)非零整數(shù)

const int m = 2**32; // 模數(shù),通常是2的冪

reg [31:0] X; // 當(dāng)前隨機(jī)數(shù)

// 初始化塊

initial begin

X = 0x12345678; // 初始種子值

end

// 在每個(gè)時(shí)鐘周期更新X

always @(posedge clk or posedge rst) begin

if (rst) begin

X <= 0x12345678; // 重置時(shí)使用初始種子值

end else begin

// 使用LCG算法更新X

X <= (a * X + c) % m; // 注意:這里使用了模運(yùn)算,但在硬件中通常使用位操作來(lái)實(shí)現(xiàn)

end

end

// X作為隨機(jī)數(shù)輸出

assign random_number = X;

endmodule

注意

  • 在上面的代碼中,% m操作在硬件中可能不是最高效的。通常,您會(huì)使用位操作和移位來(lái)模擬模運(yùn)算。
  • 為了簡(jiǎn)單起見(jiàn),我使用了const來(lái)定義LCG參數(shù),但在Verilog中這并不是標(biāo)準(zhǔn)的。您可能需要將這些參數(shù)定義為常量或宏。
  • 在實(shí)際應(yīng)用中,您可能需要考慮如何安全地處理溢出和負(fù)數(shù)結(jié)果(盡管在這個(gè)例子中,由于m是2的冪,我們不太可能遇到負(fù)數(shù)結(jié)果)。
  • 根據(jù)您的具體需求,您可能還需要對(duì)輸出的隨機(jī)數(shù)進(jìn)行進(jìn)一步的處理或格式化。

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