在這篇文章中，小編將為大家?guī)?lái)FPGA的相關(guān)報(bào)道。如果你對(duì)本文即將要講解的內(nèi)容存在一定興趣，不妨繼續(xù)往下閱讀哦。

一、FPGA設(shè)計(jì)重中之重-硬件設(shè)計(jì)

既然要玩轉(zhuǎn)FPGA，那我們首先最重要的當(dāng)然是要了解什么FPGA。FPGA(Field-Programmable Gate Array)，即現(xiàn)場(chǎng)可編程門陣列?？吹骄幊虄蓚€(gè)字碼農(nóng)就笑了，不就是編程嘛，那可是我們的強(qiáng)項(xiàng)。且慢，此編程非彼編程。一定要把FPGA的編程和軟件編程區(qū)分開來(lái)。軟件的編程，處理器會(huì)逐條的把語(yǔ)言翻譯成各種控制信號(hào)，去控制內(nèi)部電路完成一個(gè)個(gè)運(yùn)算或操作。那么FPGA的編程是怎么實(shí)現(xiàn)的呢?無(wú)論Altera家還是Xlinix家的FPGA，叫法有什么差異，基本單元都相似，都是由真值表和D觸發(fā)器構(gòu)成。改變真值表的值就改變了邏輯功能，再通過(guò)和D觸發(fā)器組合來(lái)實(shí)現(xiàn)任何時(shí)序邏輯。所以我們對(duì)FPGA的編程，實(shí)際上就是去修改這些真值表和連接關(guān)系，使他們組成一張專門的真值表，去實(shí)現(xiàn)特定的功能。這和軟件編程一步步運(yùn)行程序有本質(zhì)的區(qū)別。要想玩轉(zhuǎn)FPGA，就必須理解FPGA內(nèi)部的工作原理，學(xué)習(xí)如何利用這些單元實(shí)現(xiàn)復(fù)雜的邏輯設(shè)計(jì)。

硬件設(shè)計(jì)思想是重中之重。學(xué)習(xí)FPGA，一定要有硬件設(shè)計(jì)思想。在軟件編程的時(shí)候，比如1秒鐘能實(shí)現(xiàn)5次乘法運(yùn)算，那系統(tǒng)要求1秒鐘實(shí)現(xiàn)50次乘法運(yùn)算怎么辦，我們會(huì)盡可能的優(yōu)化代碼，讓代碼更簡(jiǎn)潔更高效，或者提高系統(tǒng)主頻，讓系統(tǒng)跑的更快。但是在FPGA里面我們不是這種思維方式。在FPGA里實(shí)現(xiàn)一個(gè)乘法器不夠用，那我就實(shí)現(xiàn)兩個(gè)實(shí)現(xiàn)三個(gè)去滿足系統(tǒng)要求;我可以進(jìn)行流水線設(shè)計(jì);串行運(yùn)行方式不夠快了，我可以先串并轉(zhuǎn)換，再并行的做處理……只要FPGA的資源夠用，我可以充分利用資源去滿足系統(tǒng)要求。因?yàn)樵谖沂掷锏木褪且欢延布Y源，我要做的是把他們組合成一個(gè)好用的電路。評(píng)價(jià)硬件描述語(yǔ)言寫的好壞的標(biāo)準(zhǔn)和其他軟件編程語(yǔ)言的標(biāo)準(zhǔn)是完全不同的。因此一定要摒棄軟件編程的一些固有思路，學(xué)會(huì)用硬件的方式去解決問(wèn)題。時(shí)刻提醒自己正在設(shè)計(jì)的是一個(gè)電路，而不是一行行空洞的代碼。這是很多做軟件編程的人很難跨過(guò)的坎。FPGA學(xué)了很久還在糾結(jié)到底是用if_else語(yǔ)句好呢還是用case語(yǔ)句好?而不能透過(guò)這些語(yǔ)句表面看到他們所具體代表的電路。只有建立了硬件設(shè)計(jì)思想，才有更深入學(xué)習(xí)FPGA的可能。

FPGA入門簡(jiǎn)單精通難。要想入門，買一塊開發(fā)板跟著例程走一遍，很多人都能在很短的時(shí)間內(nèi)熟悉開發(fā)軟件的操作方法并且點(diǎn)亮開發(fā)板上的LED或者再實(shí)現(xiàn)個(gè)跑馬燈什么的。但是再往后進(jìn)步往往就進(jìn)展很慢。上面提到的這四條是玩轉(zhuǎn)FPGA的基礎(chǔ)，只有打好了堅(jiān)實(shí)的基礎(chǔ)后面才能一馬平川。希望每個(gè)學(xué)習(xí)FPGA的人最后都能成為大牛，設(shè)計(jì)出自己的完美電路。

二、FPGA設(shè)計(jì)

1、設(shè)計(jì)定義

在FPGA設(shè)計(jì)項(xiàng)目開始之前，根據(jù)任務(wù)要求和系統(tǒng)的功能，對(duì)工作速度和器件本身的資源、成本等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型，并根據(jù)功能需求來(lái)設(shè)計(jì)定義整個(gè)項(xiàng)目的架構(gòu)設(shè)計(jì)。

架構(gòu)設(shè)計(jì)的目的是將設(shè)計(jì)需求轉(zhuǎn)化為硬件結(jié)構(gòu)，確定模塊劃分、信號(hào)傳輸方式、時(shí)序關(guān)系等。在進(jìn)行架構(gòu)設(shè)計(jì)時(shí)，我們需要考慮到設(shè)計(jì)復(fù)雜度、資源利用率、功耗消耗等多個(gè)方面。

這塊需要資深FPGA來(lái)設(shè)計(jì)，同時(shí)設(shè)計(jì)方案需要分析和驗(yàn)證，確保FPGA器件的資源和性能可以達(dá)到功能的要求，可能需要迭代多個(gè)版本，這部分需要經(jīng)驗(yàn)積累。

2、HDL實(shí)現(xiàn)

這塊主要是編寫代碼，按照設(shè)計(jì)需求和架構(gòu)設(shè)計(jì)，將功能模塊拆分為各個(gè)子模塊，然后編寫相應(yīng)的模塊代碼，常用HDL語(yǔ)言是verilog HDL和VHDL。

這部分涉及到verilog開發(fā)，推薦使用Vivado+Visual Studio Code的開發(fā)環(huán)境，寫起代碼來(lái)還是很方便的。

3、功能仿真

功能仿真，是在編譯之前進(jìn)行邏輯功能驗(yàn)證的過(guò)程，主要用來(lái)驗(yàn)證。

此時(shí)的仿真沒有考慮電路的延遲信息，只能對(duì)邏輯功能進(jìn)行檢測(cè)，并不能保證上板運(yùn)行的正確性。

功能仿真需要編寫測(cè)試激勵(lì)，需要根據(jù)要測(cè)試的功能，來(lái)編寫測(cè)試激勵(lì)邏輯。

功能仿真是一種非常重要的驗(yàn)證手段，可以盡早發(fā)現(xiàn)設(shè)計(jì)中的問(wèn)題和錯(cuò)誤，從而減少后期的調(diào)試和修改工作。

常用的仿真軟件有Vivado自帶仿真器和modelsim仿真器，其中modelsim仿真速度比Vivado仿真速度快，推薦使用modelsim仿真。

4、 邏輯綜合

綜合(Synthesis)是將設(shè)計(jì)輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表的過(guò)程。綜合的目標(biāo)是將較高級(jí)的抽象描述轉(zhuǎn)化成較低層次的描述，并進(jìn)行優(yōu)化，以提高電路的性能和效率。

綜合優(yōu)化根據(jù)目標(biāo)和要求來(lái)優(yōu)化所生成的邏輯連接，使層次設(shè)計(jì)平面化，為FPGA布局布線軟件提供實(shí)現(xiàn)支持。

綜合的時(shí)間，與FPGA工程大小有關(guān)，工程越復(fù)雜，時(shí)間則越長(zhǎng)。

5、綜合后仿真

綜合后仿真，主要是檢查綜合結(jié)果是否和原設(shè)計(jì)一致，但這個(gè)仿真很耗時(shí)和耗資源，一般可以跳過(guò)這個(gè)仿真，不如直接上板調(diào)試來(lái)的靠譜。

6、實(shí)現(xiàn)與布局布線

這步是FPGA設(shè)計(jì)流程中非常重要的一步，可以將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片，同時(shí)也是耗時(shí)特別長(zhǎng)的一個(gè)階段，電腦CPU單核性能越好，耗時(shí)越短。

布局布線根據(jù)時(shí)序約束條件，以及芯片內(nèi)部各個(gè)邏輯單元的布局結(jié)構(gòu)，通過(guò)連線資源，將邏輯網(wǎng)表中的硬件原語(yǔ)和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，這部分往往需要在速度優(yōu)化和面積優(yōu)化之間找平衡。

可以在開發(fā)軟件上，設(shè)置實(shí)現(xiàn)和布局布線策略，一般情況下使用默認(rèn)設(shè)置即可。

7、 時(shí)序仿真

時(shí)序仿真，也稱為后仿真，主要檢測(cè)布局布線后的電路是否有時(shí)序不滿足的情況。這塊一般用的少，建議直接略過(guò)這一步，上板調(diào)試更好。

8、上板調(diào)試

一般是通過(guò)JTAG在線下在bit文件到FPGA芯片中，接入實(shí)際的輸入信號(hào)，在線實(shí)時(shí)測(cè)試，這里在第一次測(cè)試時(shí)，大概率會(huì)運(yùn)行異常。

我們調(diào)試的時(shí)候，要保持耐心，要根據(jù)現(xiàn)象大膽推薦可能的原因，并將存在問(wèn)題的模塊信號(hào)，加入ILA，抓取實(shí)時(shí)信號(hào)出來(lái)分析，如果實(shí)在是沒喲頭緒，那就只要一個(gè)個(gè)模塊排查，猜測(cè)可能的原因。

上板調(diào)試經(jīng)驗(yàn)，需要不斷積累，做項(xiàng)目越多，越熟練，注意總結(jié)和復(fù)盤。

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