7月20日電，俄羅斯彼爾姆國立國家研究大學所屬“光子學”國家技術(shù)倡議能力中心的物理學家與來自圣彼得堡學者一起提出了一種提高電子設(shè)備和計算機計算效率的方法——一種新的光輻射源。研究者對衛(wèi)星通訊社表示，“研究人員創(chuàng)造了一種新的光輻射源。其尺寸與納米電子學中使用的緊湊型芯片相當，但特性使得它可以多倍加速微電路內(nèi)的信息傳輸?！?

近幾年，“摩爾定律面臨失效危機”的聲音不絕于耳。根本原因在于隨著芯片設(shè)計及工藝越來越小，芯片制造工藝不斷接近物理極限和工程極限，芯片性能提升也逐步放緩，且成本不斷上升。然而，近日，芯片代工龍頭臺積電宣布開始開發(fā)1.4納米工藝之后，引發(fā)了業(yè)界對先進芯片工藝技術(shù)的質(zhì)疑。從另外一個層面來看，這在一定程度上也是臺積電對三星宣稱在2025年量產(chǎn)2納米工藝技術(shù)的回應。

面對業(yè)界的質(zhì)疑聲，目前以臺積電、三星等為代表的芯片代工廠商似乎仍在努力突破極限，為摩爾定律“續(xù)命”。預計，相對IBM以通過改進結(jié)構(gòu)實現(xiàn)2納米試產(chǎn)，臺積電的1.4納米工藝技術(shù)預計還將利用聯(lián)合臺大、麻省理工共同研發(fā)出的一種新型半導體材料——半金屬鉍，以采用新材料的方法改進互聯(lián)接觸點，來實現(xiàn)先進芯片工藝技術(shù)的突破。那么，隨著技術(shù)工藝無限接近硅晶體管的物理極限，未來芯片的發(fā)展極限是什么呢?

GAA成跨越3納米最佳工藝選項

當前，以5G、AI、元宇宙等為代表的新興科技產(chǎn)業(yè)快速崛起，對低功耗、小尺寸、異質(zhì)整合及超高運算速度的芯片架構(gòu)技術(shù)提出了更高的要求，也成為芯片巨頭決勝的重要手段。然而，剛剛跨過5納米技術(shù)節(jié)點，臺積電、三星、英特爾又在3納米及以下展開了新的先進工藝競賽。

實際上，自英特爾于2012年在22納米芯片引入創(chuàng)新立體架構(gòu)的“鰭式晶體管”(FinFET)之后，全球半導體業(yè)者都在此基礎(chǔ)上進行研發(fā)更先進的芯片。目前最先進的5納米工藝也是采用FinFET 架構(gòu)來制作。而臺積電在FinFET 技術(shù)架構(gòu)上拔得頭籌，于2020年成功投入量產(chǎn)。不過，隨著技術(shù)工藝微縮至3納米時，F(xiàn)inFET從架構(gòu)上已很難滿足要求，因為會產(chǎn)生電流控制漏電的物理極限問題。

那么，進入3納米及以下工藝，要用什么新工藝繼續(xù)提升晶體管密度呢?答案就是繼續(xù)“立體化”。簡單來說：如果能將晶體管像積木一樣堆疊起來，那么就能有效減少電路的占位面積，那么晶體管的密度或許就能翻倍。新的工藝——GAA工藝(Gate-All-Around，全環(huán)繞柵極晶體管)就是沿著這個思路而誕生的。

盡管臺積電也曾表示，3nm芯片量產(chǎn)時間為今年下半年，并且鑒于成本和新工藝磨合問題，將繼續(xù)采用FinFET工藝，但從原理上來說，要想基于硅基芯片在單位面積的芯片上放下更多的晶體管，以3納米工藝為節(jié)點，基本上是要放棄FinFET架構(gòu)，需要采用新的GAA工藝挑戰(zhàn)摩爾定律極限。何況此次臺積電又目標指向1.4納米工藝技術(shù)。

這里順便介紹一下GAA工藝。我們可以把GAA工藝理解成目前FinFET的升級版，其相關(guān)的想法最早在1988年被提出。這項技術(shù)允許設(shè)計者通過調(diào)整晶體管通道的寬度來精確控制性能和功耗，而較寬的材料便于在大功率下獲得更高的性能;而較薄的材料可以降低功耗。GAA在從構(gòu)造上主要有兩種形態(tài)，都可以實現(xiàn)3nm，取決于具體設(shè)計：一是環(huán)繞式閘極場效晶體管(Gate-All-Around FET ;GAAFET )，采用三層納米線來構(gòu)造晶體管(nanowire)，柵極比較薄;二是三星已經(jīng)采用的MBCFET(Multi-Bridge-Channel)晶體管結(jié)構(gòu)(多橋溝道場效應管)，其使用納米片構(gòu)造晶體管，將原有FinFET工藝中鰭狀改良成多路橋接鰭片，截面為水平板狀或者水平橢圓柱狀。據(jù)悉，三星已經(jīng)為MBCFET注冊了商標。

根據(jù)國際器件和系統(tǒng)路線圖(IRDS)規(guī)劃，在2021-2022年以后，F(xiàn)inFET結(jié)構(gòu)將逐步被GAAFET結(jié)構(gòu)所取代。該架構(gòu)即通過更大的閘極接觸面積提升對電晶體導電通道的控制能力，從而降低操作電壓、減少疏漏電流，有效降低芯片運算功耗與操作溫度。相對而言，GAAFET技術(shù)將溝道四側(cè)全部包裹，F(xiàn)inFET的柵極僅包裹溝道三側(cè)。

據(jù)悉，GAAFET 的芯片架構(gòu)相比于FinFET，能以更小的體積實現(xiàn)更好的功耗表現(xiàn)，實際可縮減45%芯片面積、同時降低50%的能耗。至于1.4納米工藝技術(shù)，臺積電必然也會采用GAAFET 架構(gòu)，并藉由導入低維度高電子遷移率材料以及特殊絕緣層材料等，來強化其在先進工藝的競爭優(yōu)勢。GAAFET架構(gòu)儼然已成為下一世代延續(xù)摩爾定律的最佳選項。

目前，手機處理器是7nm，臺積電即將量產(chǎn)5nm芯片，未來還有3nm、2nm，甚至1nm。根據(jù)臺積電研發(fā)負責人在談?wù)摪雽w工藝極限問題時，認為到了2050年，晶體管可以達到氫原子尺度，即0.1nm，那么半導體工藝的“物理極限”是什么呢?

首先，我們了解一下芯片的制程工藝。華為的麒麟990處理器，指甲殼大小，集成了上百億的晶體管，單個晶體管的結(jié)構(gòu)如下圖所示▼

在晶體管中，電流是從源極(Source)流向漏極(Drain)，而柵極(Gate)相當于閘門，主要負責兩端源極和漏極的通斷。通代表1，斷代表0，這樣就實現(xiàn)了計算機世界的0、1運算。柵極的寬度，也稱為刪長，就是所說的xx nm制程工藝。

通常來說，制程工藝越小，晶體管刪長越小，電流通過時的損耗越少，表現(xiàn)出來就是手機常見的發(fā)熱和功耗。同時，單位面積的芯片可以容納更多的晶體管。因此，晶圓代工廠不斷的升級技術(shù)，力求將柵極寬度做的越來越窄。然而，工藝的提升會受到光刻機技術(shù)、芯片“物理極限”等多方面因素的限制。

如何突破技術(shù)限制?

①更換材料。目前，芯片采用的是硅基半導體結(jié)構(gòu)，根據(jù)臺積電的規(guī)劃，今年實現(xiàn)5nm工藝，2022年實現(xiàn)3nm工藝，2024年實現(xiàn)2nm工藝，正在逼近1nm。2017年，IBM科研團隊在實驗室環(huán)境下，使用碳納米材料，制造出了1nm的晶體管，1nm工藝后的芯片，可能采用納米片、碳納米管等新材料。

②結(jié)構(gòu)的升級。目前，芯片制造采用了FinFET結(jié)構(gòu)，隨著工藝的提升，F(xiàn)inFET技術(shù)探底，新的結(jié)構(gòu)將會誕生。2nm技術(shù)節(jié)點將會愛用Forsheet結(jié)構(gòu)，1nm節(jié)點是采用CFET結(jié)構(gòu)。芯片最小能做到多小?目前的硅基物質(zhì)材料芯片，已經(jīng)做到5nm大小。臺積電公司預計2020年底2021年初可以量產(chǎn)5nm芯片。而三星電子預計2022～2023年可以量產(chǎn)3nm硅基芯片。根據(jù)相應的物理定律，硅基芯片最小可以做到3nm。達到3nm之后的硅基芯片該如何突破?答案可能在新材料上。

3nm硅基芯片受限與晶體管熱效應的因素，在小的話可能就無法容納更多的晶體管數(shù)量，而無法提高運算速度。

現(xiàn)在的新材料中下一代的晶體管可能會從“石墨烯，碳納米管，鍺，砷化鎵，氮化鎵，砷化銦鎵，銻化鎵”這七種材料中選擇出具有發(fā)熱小，電子遷移率高，承載電流大性能的材料出來。

目前已經(jīng)在“碳納米管，砷化銦鎵，氮化鎵”這三種材料用于制造晶體管了，并且取得了一些進展。

。碳納米管。2019年美國一個科研團隊就在碳基芯片上集成了1.4萬個碳納米管晶體管，但是相比于如今硅基芯片上數(shù)十億個晶體管的確是有天壤之別。所以說，碳納米管制作晶體管還有很長的一段路要走。我國已經(jīng)研制出了3納米的碳納米管，正在向0.5納米的碳納米管進發(fā)。砷化銦鎵，在2012年，受早期關(guān)于納米線晶體管和超晶格結(jié)構(gòu)研究的啟發(fā)，科研人員就用砷化銦鎵構(gòu)造了三層納米片器件晶體管，最終實驗結(jié)果好于預期。