2nm制程全球爭(zhēng)奪戰(zhàn)升級(jí)!6月16日，臺(tái)積電首度公布2nm先進(jìn)制程，將采用GAAFET全環(huán)繞柵極晶體管技術(shù)，預(yù)計(jì)2025量產(chǎn)。

在我們目前的認(rèn)知中，芯片制程代表著芯片的性能和功耗。而廠商也往往以先進(jìn)制程作為關(guān)鍵宣傳點(diǎn)。一直以來(lái)，芯片的迭代進(jìn)化被一個(gè)叫「摩爾定律」的預(yù)言控制著。它的提出者是英特爾公司的創(chuàng)始人之一戈登·摩爾。早在1965年，摩爾就預(yù)言：?jiǎn)挝黄椒接⒋缟暇w管的數(shù)目每隔18～24個(gè)月就將翻一番。

后來(lái)人們發(fā)現(xiàn)無(wú)論是芯片的演化速度還是計(jì)算機(jī)的進(jìn)步迭代，都和摩爾這個(gè)預(yù)言驚人地一致。比如我們今天說(shuō)的芯片制程的演化，從微米、亞微米、深亞微米，到193nm、157nm、90nm，再到最近幾年的12nm、7nm、4nm，都在按照摩爾57年前說(shuō)的這段預(yù)言演進(jìn)。

臺(tái)積電殺手锏來(lái)了：2nm先進(jìn)制程首亮相。

6月16日，臺(tái)積電在2022年度北美技術(shù)論壇上，官宣將推出下一代先進(jìn)制程N(yùn)2，也就是2nm制程。

2nm來(lái)了，終結(jié)FinFET

一直以來(lái)，包括7nm、5nm在內(nèi)的芯片制程都采用的是FinFET晶體管技術(shù)。

要知道，半導(dǎo)體行業(yè)進(jìn)步的背后有著一條金科玉律，那就是「摩爾定律」。

摩爾定律表明：每隔 18~24 個(gè)月，封裝在微芯片上的晶體管數(shù)量便會(huì)增加一倍，芯片的性能也會(huì)隨之翻一番。

當(dāng)FinFET結(jié)構(gòu)走到了無(wú)法突破物理極限的時(shí)候，對(duì)新的晶體管技術(shù)提出了需求。

也就是說(shuō)，GAA (gate-all-around，簡(jiǎn)稱 GAA) 架構(gòu)的出現(xiàn)再次拯救了摩爾定律。

據(jù)稱，臺(tái)積電N2將使用GAAFET(全環(huán)繞柵極晶體管)技術(shù)，于2025年開(kāi)始量產(chǎn)。N2在性能、功效上有明顯提升，不過(guò)晶體管密度在2025年的時(shí)代背景中可能顯得提升效果不大。

作為全新的芯片制作工藝平臺(tái)，N2制程的核心創(chuàng)新在于兩點(diǎn)：納米片電晶體管(Nanosheet)與背面配電線路(backside power rail)。此兩點(diǎn)都是為了提高單位能耗中芯片性能而設(shè)計(jì)的。

臺(tái)積電的「全環(huán)繞柵極式納米片電晶體管」(GAA nanosheet transistors)，晶體管的通道在所有四個(gè)側(cè)面都被柵極包圍，從而減少了電能泄漏。這在當(dāng)下晶體管體積越發(fā)接近原子體積時(shí)，將會(huì)越來(lái)越突出。

而且臺(tái)積電「環(huán)繞柵極式納米片電晶體管」的通道可以加寬以增加驅(qū)動(dòng)電流并提高性能，也可以縮小以最大限度地降低功耗和成本。

為了給這些「納米片電晶體管」提供足夠的電能而且避免漏電損耗，臺(tái)積電的N2制程使用背面配電線路(backside power rail)。臺(tái)積電認(rèn)為這是在「后段布線制程工序」(BEOL) 中克服電阻的最佳解決方案的一種。

工序上做出如此改進(jìn)后，在同等能耗和復(fù)雜度下，N2的性能比N3高10%-15%。在相同速度和單位面積晶體管平均數(shù)目下，N2的能耗比N3低25%-30%。

這太尬了，不講武德。

從2022年5月初開(kāi)始，三星就展開(kāi)了大肆的渲染，宣布將「率先」量產(chǎn)3nm，2022年上半年就能亮相了。

三星還刻意對(duì)外強(qiáng)調(diào)啟用了：環(huán)繞閘極技術(shù)(GAA)架構(gòu)。

預(yù)計(jì)2022年下半年展開(kāi)量產(chǎn)、提供3nm工藝產(chǎn)能的臺(tái)積電，則延續(xù)了 鰭式場(chǎng)效晶體管(FinFET)架構(gòu)。

這似乎讓三星方面感到異常的興奮：瞧瞧，臺(tái)積電竟然沒(méi)有“革新”晶體管技術(shù)?

現(xiàn)階段，硅基材料 晶圓芯片 集成的 晶體管，越來(lái)越接近「原子」的體積了，包括電能泄露在內(nèi)的各種問(wèn)題，也開(kāi)始變得越來(lái)越突出了，讓芯片設(shè)計(jì)企業(yè)壓力劇增!

莫名引起的電子設(shè)備耗電量飆升、發(fā)熱量甚至可以“煎雞蛋”的鬧劇，就是體現(xiàn)之一。

三星近乎“瘋狂Diss”臺(tái)積電“落后”、反復(fù)強(qiáng)調(diào)其再3nm工藝技術(shù)上，就率先啟用了 環(huán)繞閘極技術(shù)(GAA)，一下子把延續(xù) 鰭式場(chǎng)效晶體管(FinFET)的臺(tái)積電比了下去?

然而，不按套路出牌的臺(tái)積電，正式公布2nm工藝技術(shù)，又給三星好好“上了一課”：臺(tái)積電「全新」環(huán)繞閘極技術(shù)(GAA)架構(gòu)，我們不一樣!

臺(tái)積電N2制程技術(shù)(2nm)突出了兩個(gè)核心點(diǎn)：納米片電晶體管(Nanosheet)、背面配電線路(backside power rail)，公開(kāi)表態(tài)就是為了「芯片性能」設(shè)計(jì)的方案。

基于臺(tái)積電「全環(huán)繞柵極式納米片電晶體管」GAA nanosheet transistors技術(shù)，晶體管「通道」四個(gè)側(cè)面都有「柵極」包圍，克制 “漏電”、耗電量大、發(fā)熱量高 等問(wèn)題。

當(dāng)然了，最為關(guān)鍵的還是「背面配電線路」backside power rail技術(shù)，應(yīng)用于「后段布線制程工序」BEOL 克制 電阻 的最佳解決方案(之一)!

一個(gè)普通人類(lèi)的 指甲蓋大小面積，基于2nm工藝技術(shù)集成的集體管，數(shù)量已經(jīng)達(dá)到500億個(gè)的級(jí)別了。

更進(jìn)一步的是，臺(tái)積電「全環(huán)繞柵極式納米片電晶體管」方案下，四個(gè)側(cè)面 都有 柵極“包圍”的通道，還可以按照 需求 進(jìn)行“加寬”、“縮窄”：

比如，需要 增加驅(qū)動(dòng)的電流 以提高晶體管 堆砌出來(lái)的 芯片性能 時(shí)，可以定制“加寬”通道 方案。

如果比較在意芯片制造的“成本”、或者力求降低“成品”芯片的功耗等，可以選擇“縮窄” 通道。

此外，臺(tái)積電特別強(qiáng)調(diào)的是：N2制程(2nm工藝)應(yīng)用范圍，更加寬廣了。

包括移動(dòng)設(shè)備SoC平臺(tái)(華為海思麒麟、高通驍龍 等)，以及PC平臺(tái)的高性能CPU與GPU核心顯卡等。