基于CMOS工藝的高性能處理器時(shí)鐘系統(tǒng)，集成PLL可以從內(nèi)部觸發(fā)，比從外部觸發(fā)更快且更準(zhǔn)確，能有效地避免一些與信號(hào)完整性相關(guān)的問(wèn)題。

時(shí)鐘是嵌入式系統(tǒng)的脈搏,處理器內(nèi)核在時(shí)鐘驅(qū)動(dòng)下完成指令執(zhí)行,狀態(tài)變換等動(dòng)作.外設(shè)部件在時(shí)鐘的驅(qū)動(dòng)下完成各種工作,比如串口數(shù)據(jù)的發(fā)送、A/D轉(zhuǎn) 換、定時(shí)器計(jì)數(shù)等等。因此時(shí)鐘對(duì)于計(jì)算機(jī)系統(tǒng)是至關(guān)重要的，通常時(shí)鐘系統(tǒng)出現(xiàn)問(wèn)題也是致命的，比如振蕩器不起振、振蕩不穩(wěn)、停振等。

下面介紹了一種基于CMOS工藝的高性能處理器時(shí)鐘系統(tǒng)設(shè)計(jì)，設(shè)計(jì)頻率為200MHz，VCO的相位噪聲為-110dBC/Hz@100kHz。作者詳細(xì)分析了鎖相環(huán)路的結(jié)構(gòu)及組成，并介紹了消除噪聲的設(shè)計(jì)方法。VSPACE=12 HSPACE=12 ALT="圖1：鎖相環(huán)在時(shí)鐘產(chǎn)生中應(yīng)用。鎖相環(huán)廣泛應(yīng)用于時(shí)鐘系統(tǒng)設(shè)計(jì)中，其中包括相位同步以及時(shí)鐘倍頻等應(yīng)用。通常，當(dāng)芯片工作頻率高于一定頻率時(shí)，就需要消除由于芯片內(nèi)時(shí)鐘驅(qū)動(dòng)所引起的片內(nèi)時(shí)鐘與片外時(shí)鐘間的相位差，嵌入在芯片內(nèi)部的PLL可以消除這種時(shí)鐘延時(shí)。此外，很多芯片控制鏈邏輯需要占空比為50%的時(shí)鐘，因此需要一個(gè)2倍于此的時(shí)鐘源，集成在芯片內(nèi)部的PLL可以將外部時(shí)鐘合成為此時(shí)鐘源。系統(tǒng)集成PLL可以從內(nèi)部觸發(fā)，比從外部觸發(fā)更快且更準(zhǔn)確，能有效地避免一些與信號(hào)完整性相關(guān)的問(wèn)題。系統(tǒng)集成PLL的另一個(gè)顯著特點(diǎn)是通過(guò)調(diào)節(jié)位于鎖相環(huán)反饋回路中的時(shí)鐘樹(shù)緩沖區(qū)中的參數(shù)，鎖相環(huán)能夠產(chǎn)生相對(duì)于參考輸入時(shí)鐘頻率不同倍率的內(nèi)核時(shí)鐘，這種調(diào)節(jié)能確保芯片和外部接口電路之間快速同步和有效的數(shù)據(jù)傳輸。在高性能處理器時(shí)鐘系統(tǒng)設(shè)計(jì)中，通常需要鎖相環(huán)產(chǎn)生片上時(shí)鐘。本文以一種200MHz的時(shí)鐘系統(tǒng)設(shè)計(jì)為實(shí)例介紹一種基于鎖相環(huán)的時(shí)鐘系統(tǒng)設(shè)計(jì)，其中輸入?yún)⒖碱l率是25MHz，相位噪聲為-100dBc/Hz@100kHz,壓控振蕩器增益為380MHz/V,工作電壓為5V。仿真和測(cè)試結(jié)果表明該設(shè)計(jì)能滿足系統(tǒng)要求。

以鎖相環(huán)為基礎(chǔ)的時(shí)鐘產(chǎn)生結(jié)構(gòu)如圖1所示：外部25MHz的參考時(shí)鐘信號(hào)或總線時(shí)鐘(BusCLK)先進(jìn)入到一個(gè)接收緩沖器，在進(jìn)入鑒頻鑒相器(PFD)之前要經(jīng)過(guò)一個(gè)分頻器，分頻系數(shù)為M1，得到圖1中φi，然后與從分頻器M6來(lái)的內(nèi)部反饋信號(hào)Фo在PFD中比較，得到誤差信號(hào)Фe，它將作為電荷泵以及濾波網(wǎng)絡(luò)的輸入，用以控制壓控振蕩器(VCO)。

VCO的輸出先經(jīng)過(guò)M3分頻，再通過(guò)緩沖以后產(chǎn)生系統(tǒng)的主時(shí)鐘PClk。同時(shí)，主時(shí)鐘在進(jìn)入分頻器M6之前先通過(guò)H樹(shù)形時(shí)鐘分布網(wǎng)絡(luò)，最后返回鑒相器，這樣就形成了整個(gè)反饋回路。從平衡的角度來(lái)看， PFD的兩個(gè)輸入必須在頻率和相位上保持一致，因此所得到的芯片內(nèi)核時(shí)鐘和輸入的總線時(shí)鐘的比值fpclk/fbus必須與M6/M1相等。通過(guò)改變M6以及M1的值，可以得到輸入時(shí)鐘頻率的整數(shù)倍或者分?jǐn)?shù)倍值。由于芯片要求時(shí)鐘不能出現(xiàn)漂移，所以輸出時(shí)鐘占空比以及系統(tǒng)的相位調(diào)整能力必須對(duì)環(huán)境以及工藝參數(shù)變化不敏感。VCO的輸出也可以切換到分頻器M5上，得到的輸出可作為二級(jí)高速緩存(L2)的時(shí)鐘。同理，fvco=M3×fpclk =M5×fL2CLK，二級(jí)緩存的輸出頻率也可以通過(guò)調(diào)整M3以及M1來(lái)得到理想的值。

整個(gè)環(huán)路中包括鑒相器、濾波器、壓控振蕩器、分頻器、共模抑制和鎖定檢測(cè)等模塊，以下介紹主要模塊的結(jié)構(gòu)：1. 鑒相器VSPACE=12 HSPACE=12 ALT="圖3：壓控振蕩器結(jié)構(gòu)。數(shù)字鑒頻鑒相器產(chǎn)生的輸出信號(hào)能夠表達(dá)頻率及相位相對(duì)超前或者滯后信息，然后送到電荷泵。復(fù)位信號(hào)到達(dá)以后，θi的每一個(gè)上升沿都觸發(fā)“UP”信號(hào)，直到θo的一個(gè)上升沿到達(dá)，這樣就結(jié)束UP的置位狀態(tài)轉(zhuǎn)入系統(tǒng)復(fù)位狀態(tài)。同樣，如果θo上升沿先于θi到達(dá)， “DOWN”被置位，直到θi的一個(gè)上升沿到達(dá)，繼而轉(zhuǎn)入復(fù)位狀態(tài)。除非兩個(gè)輸入相位以及頻率非常接近，即進(jìn)入所謂的“鑒相死區(qū)”，一般脈沖的寬度正比于兩個(gè)輸入之間的相差大小。