芯片是一個(gè)龐雜的系統(tǒng)，體量分布非常寬泛，從百十個(gè)gate的數(shù)模混合芯片（譬如：PMU，sensor等等）一路到上百億門(mén)的復(fù)雜高端數(shù)字芯片（譬如：蘋(píng)果Axx， 麒麟：9xx，聯(lián)發(fā)科：天璣系列抑或各個(gè)巨大無(wú)比的NP網(wǎng)絡(luò)芯片等等）
同樣的芯片，也可以從不同維度進(jìn)行區(qū)分，譬如：邏輯功能分類（core，peripheral，interface 等等），門(mén)級(jí)功能分類（寄存器，組合邏輯，存儲(chǔ)器，phy等等）。
這里，就一起來(lái)從芯片的門(mén)級(jí)功能展開(kāi)說(shuō)起，一起來(lái)看看片上存儲(chǔ)的細(xì)節(jié)和生成實(shí)踐，本系列分為上，中，下三部分，這一篇是開(kāi)篇，一起走就片上存儲(chǔ)的世界。

芯片片上存儲(chǔ)分類

為了配合芯片的功能和應(yīng)用，對(duì)于數(shù)據(jù)存儲(chǔ)會(huì)有非常多的使用場(chǎng)景，通常可以用下列表格進(jìn)行描述

對(duì)于大型芯片而言，以上種種可能都會(huì)用到，但是最普遍，占比最大的還是第一類，這里使用下表對(duì)三種存儲(chǔ)方式各自的特點(diǎn)進(jìn)行一個(gè)拆解

可以看到，通過(guò)上表比較，對(duì)于大型的存儲(chǔ)需求，以及從簡(jiǎn)單易用角度而言，SRAM是此類場(chǎng)景的不二之選

SRAM的存儲(chǔ)結(jié)構(gòu)

SRAM的核心存儲(chǔ)器件，通常被稱為bit cell。具體如下圖所示

可以看到，外部邏輯通過(guò)控制信號(hào)：BL（BitLine）和WL（WordLine）對(duì)bit cell進(jìn)行寫(xiě)入和讀取，這也就是通常所說(shuō)的六管結(jié)構(gòu)，由四個(gè)NMOS和兩個(gè)PMOS組成

寫(xiě)操作

1. 先把需要寫(xiě)入的數(shù)據(jù)加載到BL上，如果是準(zhǔn)備寫(xiě)入邏輯‘1’，那么就先在BL上就置成邏輯‘1’，~BL置成邏輯‘0’
2. 在WL上置成邏輯‘1’，這樣通過(guò)選通M5/M6，對(duì)應(yīng)的邏輯寫(xiě)到了Q和~Q上，這樣就完成了邏輯‘1’的寫(xiě)入
   對(duì)于邏輯‘0’的寫(xiě)入方式類似

讀操作

1. 預(yù)充電到BL/~BL端到高電平
2. 然后把WL置高，從而打開(kāi)M5/M6，
3. 如果Q=“1”，則晶體管M1導(dǎo)通，~BL會(huì)被拉低到低電平
4. 對(duì)于另一側(cè)，因~Q=“0”，晶體管M4和M6導(dǎo)通，通過(guò)VDD將BL拉到高電平
   這樣就完成了將邏輯1讀取到了BL上
   對(duì)于邏輯‘0’的讀取方式類似

對(duì)于bit cell而言，在在同一種工藝下，不同功能的bit cell大小或有不同，這里以TSMC 7nm的memory bit cell為例可以看到，對(duì)于HD，RF，DP會(huì)呈現(xiàn)不同的bit cell的大小，這里的每一個(gè)bit-cell就是一個(gè)完整的存儲(chǔ)1bit的器件大小。基于此，和同樣儲(chǔ)存1bit的DFF進(jìn)行面積比對(duì)的優(yōu)勢(shì)明顯，詳見(jiàn)下圖：片載SRAM的結(jié)構(gòu)拆解
對(duì)于芯片上的SRAM，是由一個(gè)個(gè)bit cell拼接成一個(gè)矩陣，矩陣的橫豎分布被BL和WL來(lái)控制，這個(gè)由bit cell組成的矩陣通常就會(huì)被稱為memory array通常的SRAM都是由以下兩個(gè)部分組成的

SRAM的大致示意圖如下
這里很明顯可以看到控制邏輯的身影，從外部訪問(wèn)方便而言，它們對(duì)memory array成包圍模式。更為真實(shí)的SRAM結(jié)構(gòu)如下圖所示，一個(gè)SRAM的簡(jiǎn)單訪問(wèn)步驟如下：

1. 首先確定讀抑或?qū)懖僮?，?duì)BL進(jìn)行對(duì)應(yīng)的與操作，詳見(jiàn)上述bitcell的讀寫(xiě)操作釋義
2. 配置地址線，選通對(duì)應(yīng)的WL
3. 如果是讀操作：下方的Data就會(huì)出現(xiàn)一整行WL的bitcell的數(shù)據(jù)；如果是寫(xiě)操作：下方的Data就會(huì)寫(xiě)入到選定WL的bitcell中

上述訪問(wèn)呈現(xiàn)以下幾個(gè)要點(diǎn)：

• 讀寫(xiě)操作通常都是對(duì)一個(gè)WL進(jìn)行的操作
• 如果，WL的bitcell 位數(shù)不變，地址的深度直接決斷了SRAM的物理高度。
• SRAM的容量通常由NW*NB來(lái)決斷
• NW：Number of Word，SRAM深度
• NB：Number of Bit， SRAM寬度
• Bitcell Count：NW * NB SRAM的容量
• 地址譯碼和數(shù)據(jù)通路通常由std-cell直接構(gòu)成，是影響接口時(shí)序的一個(gè)因素
• 支持bitwise的SRAM，在寫(xiě)入的時(shí)候，可以通過(guò)對(duì)某一個(gè)bitcell對(duì)應(yīng)的BL進(jìn)行管控，從而控制單bit的寫(xiě)操作。

結(jié)合bitcell的讀取方式，小伙伴們可以想一想，為什么SRAM的讀取沒(méi)有按bit選通的功能呢？對(duì)于通常的用戶，一般都會(huì)常見(jiàn)一個(gè)深度很大的SRAM，譬如：256K * 8之類的。但是對(duì)于上述SRAM’結(jié)構(gòu)，可以感知，這樣單純的累加bit cell高度的會(huì)有以下一些問(wèn)題

• SRAM過(guò)于細(xì)長(zhǎng)，對(duì)布局不友好， PG的接觸點(diǎn)也不太均衡
• 由于SRAM的地址和數(shù)據(jù)出口通常都是居中分布式規(guī)劃，過(guò)高的SRAM，必定會(huì)在一定的高度的時(shí)候引發(fā)驅(qū)動(dòng)能力的問(wèn)題

所以，這里提出了一個(gè)ColumnMux （CM）的解決方式：當(dāng)NW >> NB的時(shí)候，在不改變SRAM 大小的時(shí)候，可以使用增加CM的方式來(lái)解決這類問(wèn)題可以看到，豎長(zhǎng)的SRAM攔腰被折成兩半，并排分布，有效的降低了SRAM的高度。
用戶通過(guò)使用CM=2，相應(yīng)的也增加CM decoder部分組合邏輯。一個(gè)簡(jiǎn)單的換算公式如下：Depth * Width = (Depth/2) * width (Depth/2) * width地址線的部分（高位）會(huì)直接參與CM的譯碼，從而可以2的冪次方的折疊方式有效降低SRAM的高度。同樣也會(huì)由于bitcell更為聚集，接口時(shí)序也會(huì)有相應(yīng)的提升，對(duì)應(yīng)的面積增長(zhǎng)（CM decoder）在大規(guī)模SRAM下的影響，可以忽略不計(jì)。

本章詞匯

【敲黑板劃重點(diǎn)】

從基礎(chǔ)理論學(xué)習(xí)SRAM，了解SRAM的讀寫(xiě)原理，給后面的使用打下基礎(chǔ)

參考資料

Neil H.E. Weste ? David Money Harris?CMOS VLSI Design - A Circuits and Systems Perspective
TSMC?TSMC N7 SRAM Compiler Databook喜歡文章的小伙伴，點(diǎn)贊加關(guān)注吧!
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