納米級(jí)芯片供電網(wǎng)絡(luò)設(shè)計(jì)：0.5mΩ目標(biāo)阻抗的PDN協(xié)同仿真流程

在7nm及以下制程的納米級(jí)芯片中，供電網(wǎng)絡(luò)（PDN）的阻抗控制已成為制約芯片性能的核心瓶頸。某5nm SoC在3.3V供電下，因PDN阻抗超標(biāo)導(dǎo)致核心電壓波動(dòng)超過(guò)±5%，觸發(fā)芯片降頻保護(hù)機(jī)制。本文提出基于0.5mΩ目標(biāo)阻抗的PDN協(xié)同仿真流程，結(jié)合埋入式電源軌（BPR）、納米硅通孔（nTSV）及片上電容（MIMCAP）技術(shù)，實(shí)現(xiàn)PDN阻抗降低80%以上的效果。