ADC
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基于FPGA和高精度ADC的組合導(dǎo)航系統(tǒng)設(shè)計(jì)
INS／GPS組合導(dǎo)航系統(tǒng)在軍事領(lǐng)域和民用方面的運(yùn)動(dòng)載體中得到了廣泛應(yīng)用。INS是組合導(dǎo)航系統(tǒng)中的核心部分，涉及多個(gè)陀螺儀、多個(gè)加速度計(jì)和溫度傳感器等眾多傳感器數(shù)據(jù)的采集與處理，同時(shí)對(duì)系統(tǒng)運(yùn)算的實(shí)時(shí)性要求也很高。對(duì)于導(dǎo)航計(jì)算機(jī)系統(tǒng)的研究，許多學(xué)者做了大量有益的工作。傳感器數(shù)據(jù)采集現(xiàn)有方案大多采用一片多路△-∑結(jié)構(gòu)的AD芯片采集6路慣性器件信號(hào)，這就造成6路信號(hào)的數(shù)據(jù)采集不能同時(shí)進(jìn)行，在高動(dòng)態(tài)下導(dǎo)致組合導(dǎo)航系統(tǒng)導(dǎo)航精度的下降。本文以TI公司生產(chǎn)的AD變換器AD1274和Altera公司生產(chǎn)的FPGA EPlS30位主選芯片，闡述了組合導(dǎo)航系統(tǒng)的實(shí)現(xiàn)方法。
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基于FPGA和高精度ADC的組合導(dǎo)航系統(tǒng)設(shè)計(jì)
INS／GPS組合導(dǎo)航系統(tǒng)在軍事領(lǐng)域和民用方面的運(yùn)動(dòng)載體中得到了廣泛應(yīng)用。INS是組合導(dǎo)航系統(tǒng)中的核心部分，涉及多個(gè)陀螺儀、多個(gè)加速度計(jì)和溫度傳感器等眾多傳感器數(shù)據(jù)的采集與處理，同時(shí)對(duì)系統(tǒng)運(yùn)算的實(shí)時(shí)性要求也很高。對(duì)于導(dǎo)航計(jì)算機(jī)系統(tǒng)的研究，許多學(xué)者做了大量有益的工作。傳感器數(shù)據(jù)采集現(xiàn)有方案大多采用一片多路△-∑結(jié)構(gòu)的AD芯片采集6路慣性器件信號(hào)，這就造成6路信號(hào)的數(shù)據(jù)采集不能同時(shí)進(jìn)行，在高動(dòng)態(tài)下導(dǎo)致組合導(dǎo)航系統(tǒng)導(dǎo)航精度的下降。本文以TI公司生產(chǎn)的AD變換器AD1274和Altera公司生產(chǎn)的FPGA EPl
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功耗僅為15.5mW的16位IMSPS模數(shù)轉(zhuǎn)換器
今年年初TI推出的兩款模數(shù)轉(zhuǎn)換器(ADC) ADS8329和ADS8330向世人展現(xiàn)了一個(gè)低功耗、高速和高性能的獨(dú)特組合。該組合使其成為諸多應(yīng)用的理想選擇，例如：通信、醫(yī)療儀器、自動(dòng)測(cè)試設(shè)備、數(shù)據(jù)采集系統(tǒng)或工業(yè)過程控制
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ADS62C17高速ADC可將TD-SCDMA基站的組件數(shù)與成本銳降1/3
為了滿足3G/4G通信終端（TD-SCDMA、WiMAX和LTE）、基站、中繼器以及軟件無線電系統(tǒng)應(yīng)用高達(dá)40MHz信號(hào)帶寬的嚴(yán)苛應(yīng)用要求，如要求使用30MHz帶寬的多模系統(tǒng)能夠以140 MHz的高中頻實(shí)現(xiàn)78.4dBFS SNR與85dBc的無雜散動(dòng)態(tài)范
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用于高速ADC的低抖動(dòng)時(shí)鐘穩(wěn)定電路
介紹了一種用于高速ADC的低抖動(dòng)時(shí)鐘穩(wěn)定電路。這個(gè)電路由延遲鎖相環(huán)(DLL)來實(shí)現(xiàn)。這個(gè)DLL有兩個(gè)功能：一是通過把一個(gè)時(shí)鐘沿固定精確延遲半個(gè)周期，再與另一個(gè)沿組成一個(gè)新的時(shí)鐘來調(diào)節(jié)時(shí)鐘占空比到50％左右；二是調(diào)節(jié)時(shí)鐘抖動(dòng)。該電路采用0．35μm CMOS工藝，在Cadence Spectre環(huán)境下進(jìn)行仿真驗(yàn)證，對(duì)一個(gè)8 bit、250 Msps采樣率的ADC，常溫下得到的時(shí)鐘抖動(dòng)小于0．25 ps rms(典型的均方根)。
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∑-△ADC的降采樣濾波器的設(shè)計(jì)與實(shí)現(xiàn)
介紹了一種帶寬150 kHz、16 bit的∑-△模數(shù)轉(zhuǎn)換器中的降采樣低通濾波器的設(shè)計(jì)和實(shí) 現(xiàn)。系統(tǒng)采用Sharpened CIC(cascaded integrator-comb)和ISOP(interpolated second-order polynomials)頻率補(bǔ)償技術(shù)對(duì)通帶的下降進(jìn)行補(bǔ)償，最后級(jí)聯(lián)三個(gè)半帶濾波器輸出。芯片采用SMIC O．18μmCMOS工藝實(shí)現(xiàn)，系統(tǒng)仿真和芯片測(cè)試結(jié)果表明，性能滿足設(shè)計(jì)指標(biāo)要求。與傳統(tǒng)音頻領(lǐng)域的∑-△ADC應(yīng)用相比，該設(shè)計(jì)在很大程度上拓展了處理帶寬，提高了處理精度，并且便于集成在SOC芯片中，主要應(yīng)用于醫(yī)療儀器、移動(dòng)通信、過程控制和PDA(personal digital assistants)等領(lǐng)域。
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Intersil公司：鞏固戰(zhàn)線，擴(kuò)大戰(zhàn)果
在經(jīng)濟(jì)危機(jī)來臨的時(shí)候，手握大量現(xiàn)金的公司就是最幸福的。對(duì)于IC公司尤為如此，因?yàn)楹芏嗥綍r(shí)高不可攀的公司都變得質(zhì)優(yōu)價(jià)廉。通過一兩次成功的并購(gòu)，就可彌補(bǔ)公司在技術(shù)和服務(wù)方面的不足，并打開通往未來市場(chǎng)的大門。
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快速響應(yīng)FSK控制環(huán)路系統(tǒng)的模擬前端
本文給出了快速響應(yīng)FSK控制環(huán)路模擬前端的詳細(xì)設(shè)計(jì)方案。用兩片MAX176 ADC分別量化兩個(gè)輸入通道并控制FSK調(diào)制器的PLL。這一獨(dú)特、簡(jiǎn)單的結(jié)構(gòu)將電路尺寸和環(huán)路延遲時(shí)間降至最小，從而得到一個(gè)簡(jiǎn)單的FSK調(diào)制器。文中介紹了部份經(jīng)過測(cè)試的基本控制回路。
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數(shù)據(jù)采集系統(tǒng)電路(ADC0840)
數(shù)據(jù)采集系統(tǒng)電路(ADC0840)
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讓超聲成像質(zhì)量更高些、功耗更低些
超聲平臺(tái)的成像質(zhì)量與系統(tǒng)功耗，向來是此消彼長(zhǎng)的“零和游戲”，對(duì)于便攜設(shè)備尤甚。早在2007年4月，ADI推出了全球第一款集成八通道的芯片——AD9271，但一年半過去了，對(duì)于一些比較高端的應(yīng)用，該芯片似乎在功耗上顯
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流水線ADC中高速比較器的設(shè)計(jì)和分析
1、前言 在任何一個(gè)高速高分辨率的模數(shù)轉(zhuǎn)換器中，高精度和快速比較器總是起著至關(guān)重要的作用。與其它種類的ADC相比，流水線ADC 有著高速、高分辨率的特點(diǎn)。因此，它在電子系統(tǒng)中，有著廣泛的應(yīng)用。流水線ADC由許多
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CTDS ADC在醫(yī)療超聲系統(tǒng)中的應(yīng)用
CDTS ADC 的優(yōu)點(diǎn)是在最低可能的功耗下提供所需的高速度、高分辨率。在汽車、醫(yī)療、工業(yè)和測(cè)試測(cè)量設(shè)備的與傳感器相關(guān)的應(yīng)用中，此技術(shù)可以用于構(gòu)成新的結(jié)構(gòu)，使模/數(shù)轉(zhuǎn)換靠近傳感器。
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關(guān)于邏輯分析儀在ADC及相關(guān)領(lǐng)域的應(yīng)用
TWLA500在ADC及相關(guān)領(lǐng)域的應(yīng)用 FAE：現(xiàn)場(chǎng)技術(shù)支持。給客戶提供你所銷售產(chǎn)品應(yīng)用上的技術(shù)支持，并對(duì)客戶提出的質(zhì)量問題進(jìn)行處理。FAE與客戶直接接觸，在產(chǎn)品的應(yīng)用和市場(chǎng)方向上有信息上的優(yōu)勢(shì)，很多時(shí)候FAE的表
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ADC的分類與指標(biāo)
AD轉(zhuǎn)換器的分類 下面簡(jiǎn)要介紹常用的幾種類型的基本原理及特點(diǎn)：積分型、逐次逼近型、并行比較型/串并行型、Σ-Δ調(diào)制型、電容陣列逐次比較型及壓頻變換型。 1）積分型（如TLC7135） 積分型AD工作原理是將輸入電壓
