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Chiplet互連接口的底層協(xié)議，從UCIe標準到3D堆疊的信號完整性挑戰(zhàn)
Chiplet技術通過模塊化設計將復雜芯片拆分為多個獨立小芯片，利用先進封裝技術實現(xiàn)高密度互連，成為突破傳統(tǒng)單片集成性能瓶頸的關鍵路徑。其核心挑戰(zhàn)在于構建標準化、低延遲、高帶寬的互連接口協(xié)議，并解決3D堆疊封裝帶來的信號完整性難題。UCIe作為行業(yè)主導的開放標準，與3D堆疊封裝技術共同推動Chiplet生態(tài)發(fā)展，但也面臨多維度技術挑戰(zhàn)。
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三星采用3D堆疊技術的固態(tài)硬盤850 EVO曝光
3D堆疊的TLC閃存有木有，三星850 EVO終于來了。其實三星早在7月初就宣布了新一代高端固態(tài)硬盤850 EVO，會采用3D立體堆疊的V-NAND TLC閃存顆粒，但卻一直沒有正式發(fā)布，相關資料也是從未公開。三星850 EVO固態(tài)硬盤規(guī)格
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IBM演示3D堆疊內(nèi)部水冷芯片
【導讀】IBM演示3D堆疊內(nèi)部水冷芯片 IBM實驗室和柏林弗勞恩霍夫研究院（Fraunhofer Institute）合作，日前向外界展示了一款采用3D堆疊技術，并在芯片內(nèi)部實現(xiàn)直接水冷散熱的原型芯片。該芯片使用3D堆疊技術
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摩爾定律的救贖：3D堆疊技術
【導讀】隨著集成電路產(chǎn)業(yè)的發(fā)展，硅芯片的很多層已經(jīng)逼近原子級別。芯片技術未來的發(fā)展可能終將面對無法逾越的障礙。業(yè)界進行了很多改變，鋁取代了銅;CMP技術被引入;高K鉿氧化物取代硅氧化物作為晶體管(門)的基礎;移
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TSMC 和 Cadence 合作開發(fā)3D-IC參考流程以實現(xiàn)真正的3D堆疊
【導讀】【中國，2013年9月25日】——全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ：CDNS)今天宣布，臺積電與Cadence合作開發(fā)出了3D-IC參考流程，該流程帶有創(chuàng)新的真正3D堆疊。 全球電子設計創(chuàng)新領先企業(yè)
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TSMC 和 Cadence 合作開發(fā)3D-IC以實現(xiàn)3D堆疊
【中國，2013年9月25日】——全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司（NASDAQ：CDNS）今天宣布，臺積電與Cadence合作開發(fā)出了3D-IC參考流程，該流程帶有創(chuàng)新的真正3D堆疊。該流程通過基于Wide I/O接口的3D堆疊
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TSMC和Cadence合作開發(fā)3D-IC參考流程以實現(xiàn)真正的3D堆疊
近日消息，Cadence設計系統(tǒng)公司宣布，與臺積電合作開發(fā)出了3D-IC參考流程，該流程帶有創(chuàng)新的真正3D堆疊。該流程通過基于Wide I/O接口的3D堆疊，在邏輯搭載存儲器設計上進行了驗證 ，可實現(xiàn)多塊模的整合。它將臺積電的
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真正3D堆疊 臺積電與Cadence合作開發(fā)出3D-IC參考流程
Cadence設計系統(tǒng)公司近日宣布，臺積電與Cadence合作開發(fā)出了3D-IC參考流程，該流程帶有創(chuàng)新的真正3D堆疊。該流程通過基于Wide I/O接口的3D堆疊，在邏輯搭載存儲器設計上進行了驗證 ，可實現(xiàn)多塊模的整合。它將臺積電
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TSMC和Cadence 合作開發(fā)3D-IC參考流程以實現(xiàn)3D堆疊
21ic訊 Cadence設計系統(tǒng)公司日前宣布，臺積電與Cadence合作開發(fā)出了3D-IC參考流程，該流程帶有創(chuàng)新的真正3D堆疊。該流程通過基于Wide I/O接口的3D堆疊，在邏輯搭載存儲器設計上進行了驗證 ，可實現(xiàn)多塊模的整合。它
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TSMC和Cadence合作開發(fā)3D-IC參考流程以實現(xiàn)真正的3D堆疊
新參考流程增強了CoWoSTM (chip-on-wafer-on-substrate)芯片設計 使用帶3D堆疊的邏輯搭載存儲器進行過流程驗證全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ：CDNS)今天宣布，臺積電與Cadence合作開發(fā)出了3D
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TSMC和Cadence合作開發(fā)3D-IC參考流程以實現(xiàn)3D堆疊
全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ：CDNS)日前宣布，臺積電與Cadence合作開發(fā)出了3D-IC參考流程，該流程帶有創(chuàng)新的真正3D堆疊。該流程通過基于Wide I/O接口的3D堆疊，在邏輯搭載存儲器設計上進行了
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導入TSV制程技術 模擬芯片邁向3D堆疊架構
類比積體電路設計也將進入三維晶片(3D IC)時代。在數(shù)位晶片開發(fā)商成功量產(chǎn)3D IC方案后，類比晶片公司也積極建置類比3D IC生產(chǎn)線，期透過矽穿孔(TSV)與立體堆疊技術，在單一封裝內(nèi)整合采用不同制程生產(chǎn)的異質類比元件
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導入TSV制程技術 模擬芯片邁向3D堆疊架構
類比積體電路設計也將進入三維晶片(3D IC)時代。在數(shù)位晶片開發(fā)商成功量產(chǎn)3D IC方案后，類比晶片公司也積極建置類比3D IC生產(chǎn)線，期透過矽穿孔(TSV)與立體堆疊技術，在單一封裝內(nèi)整合采用不同制程生產(chǎn)的異質類比元件
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FPGA制霸市場決勝關鍵：28納米3D堆疊及SoC系統(tǒng)化
FPGA 市場對于28納米的爭霸，已經(jīng)從幾年前的藍圖布局到產(chǎn)品試制再到目前已正式量產(chǎn)，同時這也宣告FPGA真正走入了28納米制程的新階段。包括 Altera、Xilinx、Lattice在內(nèi)的主要FPGA廠商紛紛端出28納米FPGA大餐，意圖喂飽市場那張饑渴的大嘴。說的夸張點，似乎28納米與FPGA劃上等號。只要擁有28納米產(chǎn)品，就象征了該廠家所擁有足夠的技術實力與研發(fā)創(chuàng)新。而端不出這道菜，似乎在市場競爭中就少了能抓住客戶胃口以及與對手抗衡的利器。
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FPGA從配角變主角 28納米3D堆疊讓FPGA如虎添翼
FPGA走入28納米制程之后，不僅功能與整合度能超越傳統(tǒng)FPGA，最重要的是，產(chǎn)品性價比也進一步逼近ASSP與ASIC。這意義在于，過去FPGA在系統(tǒng)中的定位，主要是協(xié)助ASIC、ASSP等核心處理器來處理數(shù)據(jù)、提供I/O擴充等功能，其定位是『配角』;但走入28納米制程之后，F(xiàn)PGA可突破以往功耗過高的問題，成為高性能、低功耗以及小尺寸的代名詞。
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整合度再往上翻 MCU導入3D堆疊制程
微控制器(MCU)整合度將再上一層樓。為滿足智慧電表對于高整合度微控制器的需求，微控制器業(yè)者已計劃導入3D堆疊制程技術，進一步縮小晶片尺寸、降低功耗，同時解決散熱問題。 德州儀器亞洲區(qū)市場開發(fā)經(jīng)理陳俊宏表
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3D芯片堆疊技術現(xiàn)狀
盡管最近幾年以TSV穿硅互聯(lián)為代表的3D芯片技術在各媒體上的出鏡率極高，但許多人都懷疑這種技術到底有沒有可能付諸實用，而且這項技術的實際發(fā)展速度也相對緩慢，目前很大程度上仍停留在“紙上談兵”的階段
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3D芯片堆疊技術現(xiàn)狀
盡管最近幾年以TSV穿硅互聯(lián)為代表的3D芯片技術在各媒體上的出鏡率極高，但許多人都懷疑這種技術到底有沒有可能付諸實用，而且這項技術的實際發(fā)展速度也相對緩慢，目前很大程度上仍停留在“紙上談兵”的階段
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IMEC驗證熱模型可用于商用3D堆疊芯片設計
IMEC的研究人員表示，他們已證實其3D設計工具中有適當?shù)臒崮Ｐ?，可用于下一?D堆疊芯片的設計。其3D堆疊看來很接近未來的商用化芯片了。它在頂端以硅穿孔(TSV)和微凸塊(micro-bumps)技術整合了IMEC專有邏輯CMOS IC與
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3D芯片工程師 你與設計流程俱進嗎？
Imec和Atrenta聯(lián)手為3D堆疊芯片開發(fā)先進的規(guī)劃和分割設計流程，在芯片設計過程的早期就實現(xiàn)精準的分塊和原型設計。這一早期的動作不僅有助于實現(xiàn)低成本的3D系統(tǒng)，還能通過減少設計迭代的數(shù)量縮短面市時間。從多個方面
