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集成芯片的可測(cè)性設(shè)計(jì)技術(shù)
0 引言 隨著集成芯片功能的增強(qiáng)和集成規(guī)模的不斷擴(kuò)大，芯片的測(cè)試變得越來(lái)越困難，測(cè)試費(fèi)用往往比設(shè)計(jì)費(fèi)用還要高，測(cè)試成本已成為產(chǎn)品開(kāi)發(fā)成本的重要組成部分，測(cè)試時(shí)間的長(zhǎng)短也直接影響到產(chǎn)品上市時(shí)間進(jìn)而影響
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用 FPGA 產(chǎn)生高斯白噪聲序列的一種快速方法
0 引言 短波信道存在多徑時(shí)延、多普勒頻移和擴(kuò)散、高斯白噪聲干擾等復(fù)雜現(xiàn)象。為了測(cè)試短波通信設(shè)備的性能，通常需要進(jìn)行大量的外場(chǎng)實(shí)驗(yàn)。相比之下，信道模擬器能夠在實(shí)驗(yàn)室環(huán)境下進(jìn)行類似的性能測(cè)試，而且測(cè)試費(fèi)用
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AAC音頻解碼中位數(shù)可選且自動(dòng)加載移位寄存器設(shè)計(jì)
1、引言 在對(duì)采樣率為44.1kHz的AAC音頻進(jìn)行解碼時(shí)，一幀的解碼時(shí)間須控制在23.22毫秒內(nèi)。且音頻中每一幀可包含1~48個(gè)聲道的數(shù)據(jù)，若遇時(shí)序要求最嚴(yán)格的場(chǎng)合，即一幀包含48個(gè)聲道數(shù)據(jù)，實(shí)時(shí)性則很難滿足，因此速度
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產(chǎn)生復(fù)雜碼序列的新LFSR基電路
用線性反饋移位寄存器(LFSR)產(chǎn)生碼序列對(duì)于流加密/解密是有用的。然而，這涉及冗長(zhǎng)的LFSR，而且所產(chǎn)生的碼對(duì)防止竊聽(tīng)還不夠復(fù)雜。本文給出一個(gè)產(chǎn)生冗長(zhǎng)和復(fù)雜碼序列的非常簡(jiǎn)單的技術(shù)，適合于采用較小長(zhǎng)度LFSR的密碼應(yīng)
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74199移位寄存器組成的延時(shí)電路圖
74199移位寄存器組成的延時(shí)電路圖:
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74199移位寄存器組成的延時(shí)電路圖
74199移位寄存器組成的延時(shí)電路圖:
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40位以內(nèi)任意長(zhǎng)度的CRC計(jì)算及校驗(yàn)的實(shí)現(xiàn)
CRC碼的計(jì)算及校驗(yàn)都用到模2的多項(xiàng)式除法，而多項(xiàng)式除法可以采用帶反饋的移位寄存器來(lái)實(shí)現(xiàn)，因此，用DSP來(lái)實(shí)現(xiàn)CRC計(jì)算的關(guān)鍵是通過(guò)DSP來(lái)模擬一個(gè)移位寄存器（也就是模擬手寫多項(xiàng)式除法）。
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40位以內(nèi)任意長(zhǎng)度的CRC計(jì)算及校驗(yàn)的實(shí)現(xiàn)
CRC碼的計(jì)算及校驗(yàn)都用到模2的多項(xiàng)式除法，而多項(xiàng)式除法可以采用帶反饋的移位寄存器來(lái)實(shí)現(xiàn)，因此，用DSP來(lái)實(shí)現(xiàn)CRC計(jì)算的關(guān)鍵是通過(guò)DSP來(lái)模擬一個(gè)移位寄存器（也就是模擬手寫多項(xiàng)式除法）。
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二元給定序列非線性移位寄存器的綜合與產(chǎn)生
依據(jù)非線性移位寄存器的原理，文中討論二元給定序列非線性反饋移位寄存器的綜合算法，用C語(yǔ)言編程，找到了產(chǎn)生該序列的非線性移位寄存器。
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