達(dá)觀數(shù)據(jù)如何打造一個(gè)中文NER系統(tǒng)

1 NER簡(jiǎn)介 NER（Named Entity Recognition，命名實(shí)體識(shí)別）又稱(chēng)作專(zhuān)名識(shí)別，是自然語(yǔ)言處理中常見(jiàn)的一項(xiàng)任務(wù)，使用的范圍非常廣。命名實(shí)體通常指的是文本中具有特別意義或者指

面向序列密碼的抽取與插入單元可重構(gòu)設(shè)計(jì)研究

Logistic-Map混沌序列的單片機(jī)實(shí)現(xiàn)

基于DSP Builder的偽隨機(jī)序列發(fā)生器設(shè)計(jì)及FPGA實(shí)現(xiàn)

工作上一個(gè)改進(jìn)：一個(gè)輸入序列的穩(wěn)定輸出

近日在閱讀吳軍博士的《數(shù)學(xué)之美》，覺(jué)得他的思想是：“獲得的大量的數(shù)據(jù)，然后采用概率和統(tǒng)計(jì)的方法，找出這些數(shù)據(jù)的規(guī)律”。受該思想的影響，對(duì)近一段工作上的一個(gè)問(wèn)題加以改進(jìn)：假設(shè)，一個(gè)系統(tǒng)，每秒鐘采集到一個(gè)

FPGA并行數(shù)字序列傳輸與接口技術(shù)的研究和應(yīng)用

面向序列密碼的抽取與插入單元可重構(gòu)設(shè)計(jì)研究

時(shí)間約束序列模式的有效生成候選項(xiàng)的方法

一種基于CPLD的偽隨機(jī)序列發(fā)生器

摘　要：介紹了一種利用EDA技術(shù)，在Altera的MAX 7000S系列芯片上實(shí)現(xiàn)的偽隨機(jī)序列發(fā)生器，為產(chǎn)生低成本的電子系統(tǒng)測(cè)試信號(hào)提供了一種簡(jiǎn)單易行的方法。 關(guān)鍵詞：EDA；VHDL；CPLD；偽隨機(jī)序列 1　引　言 EDA（Electro

一種基于FPGA的準(zhǔn)單輸入調(diào)變序列生成器設(shè)計(jì)

　1.引言 隨著集成電路復(fù)雜度越來(lái)越高，測(cè)試開(kāi)銷(xiāo)在電路和系統(tǒng)總開(kāi)銷(xiāo)中所占的比例不斷上升，測(cè)試方法的研究顯得非常突出。目前在測(cè)試源的劃分上可以采用內(nèi)建自測(cè)試或片外測(cè)試。內(nèi)建自測(cè)試把測(cè)試源和被測(cè)電路都集成在

用FPGA產(chǎn)生高斯白噪聲序列的一種快速方法

0 引言 短波信道存在多徑時(shí)延、多普勒頻移和擴(kuò)散、高斯白噪聲干擾等復(fù)雜現(xiàn)象。為了測(cè)試短波通信設(shè)備的性能，通常需要進(jìn)行大量的外場(chǎng)實(shí)驗(yàn)。相比之下，信道模擬器能夠在實(shí)驗(yàn)室環(huán)境下進(jìn)行類(lèi)似的性能測(cè)試，而且測(cè)試費(fèi)用少

FPGA并行數(shù)字序列傳輸與接口技術(shù)應(yīng)用

摘要：本文介紹了FPGA多路數(shù)據(jù)并行處理中所普遍遇到的序列傳輸與界面問(wèn)題;提出了一系列具有普遍實(shí)際意義的處理方法,并以人工神經(jīng)網(wǎng)絡(luò)控制算法為例進(jìn)行了軟、硬件綜合處理過(guò)程設(shè)計(jì)演示,從而為進(jìn)一步推廣FPGA的現(xiàn)代信息