基于FPGA 的誤碼率測試儀的設(shè)計與實現(xiàn)

本文提出了一種使用FPGA 實現(xiàn)誤碼率測試的設(shè)計及實現(xiàn)方法。該設(shè)計可通過FPGA 內(nèi)建的異步串行接口向主控計算機傳遞誤碼信息，也可以通過數(shù)碼管實時顯示一段時間內(nèi)的誤碼率。文章先介紹了系統(tǒng)構(gòu)成和工作流程，然后重點分析了關(guān)鍵技術(shù)的實現(xiàn)。

利用以太網(wǎng)硬件在環(huán)路實現(xiàn)高帶寬DSP仿真

在設(shè)計大型FPGA信號處理系統(tǒng)時，設(shè)計師往往需要很長的仿真時間。FPGA設(shè)計工具(例如賽靈思的System Generator for DSP)通過提供穩(wěn)固的硬件在環(huán)路(hardware-in-the-loop)接口，允許用戶直接利用FPGA硬件進行設(shè)計仿真，從而解決仿真時間過長的問題。這些接口允許用戶利用硬件進行部分設(shè)計仿真，從而在相當程度上加快了仿真速度(通常可達一個數(shù)量級或更多)。同時，利用硬件在環(huán)接口還使系統(tǒng)具備了實時FPGA硬件調(diào)試和驗證功能。

基于DSP的短波分集合成接收機

介紹了基于數(shù)字信號處理器的短波分集合成接收機的組成、基本原理以及實現(xiàn)分集合成和數(shù)字解調(diào)的相關(guān)算法。

基于狀態(tài)機和流水線技術(shù)的3DES加密算法及其FPGA設(shè)計

介紹了3DES加密算法的原理并詳盡描述了該算法的FPGA設(shè)計實現(xiàn)。采用了狀態(tài)機和流水線技術(shù)，使得在面積和速度上達到最佳優(yōu)化；添加了輸入和輸出接口的設(shè)計以增強該算法應(yīng)用的靈活性。各模塊均用硬件描述語言實現(xiàn)，最終下載到FPGA芯片Stratix EP1S25F780C5中。

RGBLED彩燈驅(qū)動控制方案

三種嵌入式操作系統(tǒng)的分析與比析

嵌入式系統(tǒng)是以嵌入式計算機為技術(shù)核心，面向用戶、面向產(chǎn)品、面向應(yīng)用，軟硬件可裁減的，適用于對功能、可靠性、成本、體積、功耗等綜合性能有嚴格要求的專用計算機系統(tǒng)。

基于單片機通用引腳的軟件UART設(shè)計

通過對串口技術(shù)的研究，提出了一種用軟件實現(xiàn)串口擴展的方法，該方法僅使用2個普通I/O引腳和1個定時器，實現(xiàn)了帶FIFO的高速全雙工串口。該方法可以節(jié)約系統(tǒng)開發(fā)的硬件開銷。文中給出了設(shè)計程序，在STC12C1052單片機上進行測試，其通信速率達到38400bps。

用CPLD實現(xiàn)FIR數(shù)字濾波器的設(shè)計

介紹了一種利用ALTERA公司的復(fù)雜可編程邏輯器件（CPLD）快速卷積法實現(xiàn)數(shù)字濾波器的設(shè)計

軟件無線電的功率：一種針對功率設(shè)計SDR的整體方法

傳統(tǒng)上，降低軟件無線電(SDR)硬件的功耗一直是我們工作的重點，但是，顯而易見軟件也有重要影響，因此，需要一種降低SDR功耗的整體設(shè)計方法。一種能發(fā)揮SDR功能的測試床能幫我們解決這個問題。

DSP+FPGA結(jié)構(gòu)在雷達模擬系統(tǒng)中的應(yīng)用

隨著信息技術(shù)革命的深入和計算機技術(shù)的飛速發(fā)展，低速、低可靠性的單片機以及小規(guī)模的集成電路已經(jīng)越來越不能滿足需要，正逐漸被DSP與可編程邏輯器件（如FPGA、CPLD）所取代。

ＤＳＰ＋ＦＰＧＡ實時信號處理系統(tǒng)

簡要敘述了常用的信號處理系統(tǒng)的類型與處理機結(jié)構(gòu)，介紹了正逐步得到廣泛應(yīng)用的ＤＳＰ＋ＦＰＧＡ處理機結(jié)構(gòu)，在此基礎(chǔ)上提出了一種實時信號處理的線性流水陣列，并舉例說明了該結(jié)構(gòu)的具體實現(xiàn)，最后分析說明了此結(jié)構(gòu)的優(yōu)越性。

U-Boot的編譯與移植到QT-S3C44B0X開發(fā)板上

U-Boot的編譯與移植到QT-S3C44B0X開發(fā)板上

DSP和FPGA的電視觀瞄系統(tǒng)設(shè)計

FPGA的基準時鐘為來自DSP輸出的32MHz時鐘，經(jīng)過片內(nèi)數(shù)字時鐘網(wǎng)絡(luò)(PLL)，可以得到系統(tǒng)所需要的多種時鐘。圖文混合主要是控制觀瞄系統(tǒng)顯示屏的顯示內(nèi)容與相應(yīng)的位置。利用EP2S30F484的內(nèi)部RAM配置了許多獨立的小RAM塊，DSP根據(jù)不同的控制命令向這些RAM塊寫入不同的顯示內(nèi)容。FPGA再根據(jù)顯示位置的分布，以記數(shù)的方式在屏幕上控制顯示內(nèi)容輸出，達到圖文混合。

4種實時操作系統(tǒng)實時性的分析對比

本文分析了適用于測控領(lǐng)域的4種實時操作系統(tǒng)，并對比了它們實時性能的重要指標，歸納了實時性設(shè)計和實現(xiàn)中的若干問題。

MiniGUI：跨操作系統(tǒng)的嵌入式圖形支持系統(tǒng)

為目標嵌入式產(chǎn)品選擇適合的嵌入式圖形支持系統(tǒng)成為與選擇嵌入式操作系統(tǒng)一樣頗具挑戰(zhàn)性。本土公司開發(fā)的MiniGUI是一個高效、可靠、可定制、小巧靈活的圖形用戶界面支持系統(tǒng)，并具有跨硬件平臺、跨操作系統(tǒng)的可移植性，非常適合于實時嵌入式產(chǎn)品開發(fā)。本文詳細闡述了MiniGUI的特點、運行模式和應(yīng)用。

等價型PG邏輯及其在加法器設(shè)計中的應(yīng)用

在全加器設(shè)計中運用PG邏輯是非常普遍的，本文在設(shè)計和研究全加器時，根據(jù)現(xiàn)有的PG邏輯公式推導(dǎo)出了一種新的邏輯公式，并論證了兩者之間的等價關(guān)系。這一新的公式能夠指導(dǎo)全加器設(shè)計中的連線方式，靈活更改連線策略。本文將從基本原理開始逐步引出該公式，對其進行論證，并應(yīng)用于全加器設(shè)計中。

基于DSP+CPLD的交流電機調(diào)速在水處理控制中的應(yīng)用

生化反應(yīng)池在水處理過程中非常重要。需要通過調(diào)整風機的轉(zhuǎn)速控制反應(yīng)池中的DO值。理論上應(yīng)該通過調(diào)節(jié)電動機的轉(zhuǎn)速來實現(xiàn)，但實際上卻是利用擋板閥門后者放空的方法進行調(diào)節(jié)。這種方法極大地浪費了電力資源。以美國TI公司推出的TMS320LF2407為代表的面向電機控制的高性能數(shù)字信號處理可以對電機進行精確控制，大大提高了交流電機的性能，能夠設(shè)計出性能優(yōu)良的控制系統(tǒng)。

手機語音識別應(yīng)用中DSP的選擇策略

3G手機的數(shù)據(jù)速率將高達2Mbps，因而能支持包括數(shù)據(jù)服務(wù)和互聯(lián)網(wǎng)連接在內(nèi)的各種多媒體應(yīng)用，相對2G產(chǎn)品而言，其主要特點是屏幕更大、鍵盤更小。為了解決用小鍵盤進行撥號和單詞輸入的難題，利用自動語音識別(ASR)功能完成語音撥號將成為3G手機的新特點。本文介紹高性能低成本、低功耗DSP芯片在下一代無鍵盤手機應(yīng)用中的選擇策略。

基于FPGA的快速并行FFT及其在空間太陽望遠鏡圖像鎖定系統(tǒng)中的應(yīng)用

在空間太陽望遠鏡的在軌高速數(shù)據(jù)處理中，運算時間是影響系統(tǒng)性能的重要環(huán)節(jié)之一。利用FPGA豐富的邏輯單元實現(xiàn)快速傅里葉變換（FFT），解決 了在軌實時大數(shù)據(jù)量圖像處理與航天級DSP運算速度不足之間的矛盾；利用溢出監(jiān)測移位結(jié)構(gòu)解決了定點運算的動態(tài)范圍問題。經(jīng)過實驗驗證，各項指標均達到了設(shè)計要求。

ALTERA FPGA在微處理器系統(tǒng)中的在應(yīng)用配置

ALTERA公司SRAM工藝可編程器件應(yīng)用廣泛，專用配置器件比較昂貴。在具有微處理器的系統(tǒng)中，使用微處理器系統(tǒng)的存儲器來存儲配置數(shù)據(jù)，并通過微處理器配置FPGA，這種方法幾乎不增加成本。微處理器根據(jù)不同的程序應(yīng)用，采用不同的配置數(shù)據(jù)對FPGA進行配置，使FPGA實現(xiàn)與該應(yīng)用有關(guān)的特定功能。詳細介紹了微處理器系統(tǒng)中連接簡單的被動串行配置方法和被動并行異步配置方法。