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串行加法器

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  • 基于VHDL邏輯電路設計與應用

    隨著集成電路技術(shù)的高速發(fā)展，VHDL已成為設計數(shù)字硬件時常用的一種重要手段。介紹EDA技術(shù)及VHDL語言特點，以串行加法器為例，分析串行加法器的工作原理，提出了一種基于VHDL語言的加法器設計思路，給出串行加法器VHDL源代碼，并在MAX+PLUSII軟件上進行仿真通過。