要點

1.高端儀表促進了更快的ADC速度和更多的通道數(shù)與密度，設計者必須評估轉換器的輸出格式，以及基本的轉換性能。

2.主要的輸出選項是CMOS(互補金屬氧化物半導體)、LVDS(低壓差分信令)，以及CML(電流模式邏輯)。

3.要考慮的問題包括：功耗、瞬變、數(shù)據(jù)與時鐘的變形，以及對噪聲的抑制能力。

4.對于布局的考慮也是轉換輸出選擇中的一個方面，尤其當采用LVDS技術時。

當設計者有多種ADC選擇時，他們必須考慮采用哪種類型的數(shù)字數(shù)據(jù)輸出：CMOS(互補金屬氧化物半導體)、LVDS(低壓差分信令)，還是CML(電流模式邏輯)。ADC中所采用的每種數(shù)字輸出類型都各有優(yōu)缺點，設計者應結合自己的應用來考慮。這些因素取決于ADC的采樣速率與分辨率、輸出數(shù)據(jù)速率，以及系統(tǒng)設計的功率要求，等等。

CMOS驅動器

在采樣速率低于200M采樣/秒的ADC中，常見的是CMOS數(shù)字輸出。典型的CMOS驅動器包括一個NMOS管和一個PMOS管(它們的漏極相互連接)、電源電壓VDD和地(圖1a)。這個結構會使輸出反相。另外，也可以采用一種背對背的結構，避免輸出反相(圖1b)。

圖1，一個典型CMOS數(shù)字輸出驅動器可以是反相結構(a)，或非反相結構(b)。

CMOS輸出驅動器有高的輸入阻抗和低的輸出阻抗。在驅動器的輸入端，兩個CMOS晶體管的柵極阻抗非常高，因為柵極氧化物將柵極與任何導電材料隔離開來。輸入端阻抗的范圍可從千歐姆級到兆歐姆級。

在驅動器的輸出端，漏極電流ID通常較小，它決定了阻抗。此時，阻抗通常小于數(shù)百歐姆。CMOS的電壓擺幅大約是從電源電壓到地，因此根據(jù)電源電壓情況可能會很大。由于輸入阻抗高，輸出阻抗相對較低，因此一個CMOS輸出通?？梢则寗佣鄠€CMOS輸入。

CMOS輸出端還有低靜態(tài)電流。只有當CMOS驅動器發(fā)生一次開關事件時，才出現(xiàn)大量的電流。當驅動器在低態(tài)(即拉至地)或高態(tài)(即拉至電源電壓)時，幾乎沒有流過驅動器的電流。不過，當驅動器從低態(tài)切換到高態(tài)，或從高態(tài)切換到低態(tài)時，電源電壓到地之間就出現(xiàn)了一個短暫的低阻通路。這個瞬態(tài)電流就是設計者通常對高于200M采樣/秒速率ADC采用其它輸出驅動技術的主要原因之一。

另一個原因是，轉換器的每一位都需要一個CMOS驅動器。一只14位ADC需要14個CMOS輸出驅動器。這一約束條件要求在一只封裝中使用一個以上的轉換器;通常在一個封裝中會用到多達8個轉換器，產(chǎn)生了多個驅動器的問題。例如，采用CMOS技術可能需要用多達112個輸出端子做數(shù)據(jù)輸出。這種結構不僅從封裝角度是不可能的，而且也會消耗更多的功率，增加PCB布局的復雜性。為解決這些問題，制造商開始采用LVDS的接口。

LVDS驅動器

LVDS較CMOS技術有一些優(yōu)勢，包括它僅需約350mV的信號就能運行，并且是差分信號而不是單端信號。較小電壓擺幅有更快的切換速度，減少了對EMI問題的關切。由于LVDS技術是差分的，它也有共模抑制作用，意味著耦合到信號上的噪聲在兩個信號路徑上是相同的，而差分接收器能夠去除大部分噪聲。

LVDS的阻抗要受到更嚴格的控制，負載電阻必須接近100Ω。設計者獲得這個電阻的方法通常是在LVDS接收器上使用并聯(lián)終結的電阻。另外，還必須用受控阻抗的傳輸線來傳送LVDS信號。單端設計需要50Ω的阻抗，而差分設計則要將阻抗保持在100Ω(圖2)。

圖2，LVDS輸出驅動器提供受控的輸入與輸出阻抗。

正如LVDS輸出驅動結構所示，電路的工作結果是輸出提供一個固定的直流負載電流，從而避免了在輸出邏輯狀態(tài)變化時，一個典型CMOS輸出驅動器上會出現(xiàn)的電流尖峰。電路的標稱供出/拉入電流為3.5mA，在100Ω終端電阻上獲得350mV的典型輸出電壓擺幅。電路的共模電平一般為1.2V，兼容于3.3V、2.5V和1.8V的電源電壓。

LVDS最常見的標準是ANSI/TIA/EIA-644規(guī)范，即“低壓差分信令接口電路的電氣特性”;另一個標準是IEEE的SCI(可擴展一致性接口)LVDS標準。LVDS要求特別注意信號走線的物理布局，但對于大于200M采樣/秒的轉換器則提供了很多優(yōu)點。LVDS驅動器是恒流驅動，因此能夠驅動很多輸出，不需要CMOS那么大量的電流。另外還可以使LVDS工作在DDR模式，它可以用一個LVDS輸出驅動器給出2個數(shù)據(jù)位，從而需要的引腳數(shù)只有CMOS的一半。

LVDS還降低了相同數(shù)量數(shù)據(jù)輸出的功耗。不過，隨著轉換器分辨率的增加，PCB布局有一個更困難的工作，即處理一個LVDS接口所需要的很多數(shù)據(jù)輸出。ADC的采樣速率最終會將接口需要的數(shù)據(jù)速率推高至超出LVDS的能力。

CML驅動器

轉換器數(shù)字輸出接口的最新趨勢是采用一種CML輸出驅動器的串行數(shù)據(jù)接口。通常情況下，使用這些驅動器的轉換器有14位或更高的分辨率，速度為200M采樣/秒或更高，只需要小型封裝和低功耗。采用JESD204接口當前修訂版(是一種CML輸出驅動器)的最新轉換器能夠工作在高達12Gbps，大大減少了所需要的輸出引腳數(shù)。[!--empirenews.page--]

你不再需要單獨布放時鐘信號，因為標準定義的8b/10b編碼數(shù)據(jù)流中嵌入了時鐘。該標準亦將所需數(shù)據(jù)輸出引腳數(shù)減少到最少兩只。隨著分辨率、速度和轉換器通道數(shù)的增加，數(shù)據(jù)輸出引腳數(shù)也可以改變，以適應更大的吞吐量。不過，由于CML驅動器接口通常是串行的，接口需要的引腳數(shù)少于CMOS或LVDS。CMOS或LVDS中的數(shù)據(jù)傳輸是并行方式，需要更多引腳。

表1給出了對于各種通道數(shù)和位分辨率，80M采樣/秒轉換器使用的接口引腳數(shù)。數(shù)據(jù)的假設條件是CMOS和LVDS輸出下每個通道數(shù)據(jù)有一個同步時鐘，使用CML輸出時JESD204數(shù)據(jù)傳輸?shù)淖畲笏俾蕿?.2Gbps。表中顯示出了發(fā)展到CML的原因，以及大大減少的引腳數(shù)。

由于串行數(shù)據(jù)接口采用CML驅動器，它們需要的引腳數(shù)也很少。圖3給出了一個有JESD204或類似數(shù)據(jù)輸出轉換器的典型CML驅動器。圖中顯示了可選的源端終結電阻和共模電壓。電路的輸入端驅動著電流源的開關，將兩個輸出端驅動到適當?shù)倪壿嬛怠?/p>

圖3，CML輸出驅動器作為電路輸入，驅動著電流源的開關，從而將兩個輸出端子驅動到適當?shù)倪壿嬛怠?/p>

CML驅動器近似于一個工作在恒流模式的LVDS驅動器，而CML驅動器還有功耗的優(yōu)勢。在恒流模式下工作需要較少的輸出端，減少了總功耗。采用LVDS時，這種設計需要一個負載終結，以及控制阻抗的傳輸線，其單端阻抗為50Ω，差分阻抗為100Ω。驅動器本身也有終結，這樣有助于減少這種高帶寬信號敏感性所帶來的任何信號反射。

根據(jù)工作速度，符合JESD204標準的轉換器有不同的差分電壓和共模電壓電平規(guī)范。當工作在高達6.375Gbps速度時，采用差分技術的ADC標稱電壓為800mV，而共模技術ADC電壓約為1V。當這些系統(tǒng)工作在6.375Gbps~12.5Gbps時，差分電壓水平為400mV，而共模電壓水平仍然接近于1V。隨著轉換器速度與分辨率的提高，CML輸出正在日益成為期望的驅動器類型，它提供的速度能跟上轉換器所需要的技術。

數(shù)字時序

每種類型的數(shù)字輸出驅動器都有需要密切關注的時序關系。由于CMOS和LVDS有多個數(shù)據(jù)輸出，因此信號的布放路徑要特別注意，以盡量減少失真。如果差異太大，則設計的接收器端就無法獲得正確的時序。另外，還必須與數(shù)據(jù)輸出一起布放和調(diào)整時鐘信號。這個工作也需要特別仔細，在時鐘輸出與數(shù)據(jù)輸出之間布放路徑，以確保失真不大。

CML中各數(shù)字輸出之間的路徑布放也需要注意。要管理的數(shù)據(jù)輸出少了很多，因此工作也變得較容易，但設計者不能掉以輕心。此時，你不需要考慮數(shù)據(jù)輸出與時鐘輸出之間的時序失真問題，因為時鐘嵌入在了數(shù)據(jù)中。但是，需要特別注意接收器中的CDR(時鐘數(shù)據(jù)恢復)電路。

除了失真以外，設計者還必須仔細地察看CMOS和LVDS中的建立與保持時間， 包括在時鐘變換沿以前，將數(shù)據(jù)輸出驅動到適當?shù)倪壿嫅B(tài)，以及在時鐘轉換結束沿后，使邏輯態(tài)維持足夠的長度。數(shù)據(jù)輸出與時鐘輸出之間的失真會影響這個狀況，因此關鍵是要維持良好的時序關系。

LVDS的信號擺幅小于CMOS，并且它也支持差分信令。LVDS輸出驅動器為很多輸出端提供較小的信號，當做邏輯轉換時，從電源拉出的電流也低于CMOS，這樣在邏輯狀態(tài)改變時不容易產(chǎn)生問題。而大批同時轉換的CMOS驅動器可能會拉低電源電壓，當為接收器驅動正確邏輯值時會產(chǎn)生問題。LVDS驅動器會保持一個恒定的電流水平，因此避免了這類問題。LVDS驅動器還能抵御共模噪聲，因為它采用的是差分信令。

CML驅動器具有與LVDS類似的優(yōu)點。這些驅動器也有恒流水平，但與LVDS不同，它需要更少電流，因為數(shù)據(jù)串行化了。CML驅動器也提供對共模噪聲的抑制能力，因為它們也采用差分信令。不過，LVDS和CML的缺點也正在于它們是恒流，所以，即使在較低的采樣速率下，功耗仍會較大。對于較高速度和分辨率的轉換器來說，LVDS或CML較CMOS的優(yōu)點就在于顯著減少了功耗和引腳數(shù)。

轉換器技術隨著速度和分辨率的提高而不斷進步，采用了數(shù)字輸出驅動器，并逐步滿足了傳輸數(shù)據(jù)的需求。CML輸出作為串行數(shù)據(jù)傳輸轉換器中的數(shù)字輸出接口正在日益普及。不過，今天的設計仍然在使用CMOS和LVDS數(shù)字輸出。你要使用的數(shù)字輸出類型取決于自己的應用情況。

對于采樣速率小于200M采樣/秒的轉換器，CMOS仍然是一種適用的技術。當采樣速度提高到200M采樣/秒以上時，LVDS成為很多應用中的更實用選擇。采用串行數(shù)據(jù)接口(如JESD204)的CML驅動器可以進一步提高效率，減小功耗和封裝尺寸。