新的技術(shù)為帶來全新密度、帶寬和節(jié)能優(yōu)勢。相對于單片器件，單位功耗的芯片間帶寬提升了100倍，容量提升2-3倍

日前，全球可編程平臺廠商賽靈思公司(, Inc)宣布推出業(yè)界首項堆疊硅片互聯(lián)技術(shù)，即通過在單個封裝中集成多個芯片，實現(xiàn)突破性的容量、帶寬和功耗優(yōu)勢，以滿足那些需要高密度晶體管和邏輯，以及需要極大的處理能力和帶寬性能的市場應用。通過采用3D封裝技術(shù)和硅通孔(TSV)技術(shù)，賽靈思28nm 7系列目標設計平臺所能滿足的的資源需求，是最大單芯片F(xiàn)PGA所能達到的兩倍。這種創(chuàng)新的平臺方法不僅使賽靈思突破了摩爾定律的界限，而且也為電子產(chǎn)品制造商系統(tǒng)的大規(guī)模集成提供了無與倫比的功耗、帶寬和密度優(yōu)化。

賽靈思高級副總裁湯立人( Tong)指出：“通過提供多達200萬個邏輯單元的業(yè)界最大容量，賽靈思28nm 7系列FPGA大大拓寬了可編程邏輯應用的范圍。而我們的堆疊硅片互聯(lián)封裝方法讓這樣了不起的成就成為了可能。賽靈思五年來的精心研發(fā)，以及和我們的封裝供應商所提供的業(yè)界領(lǐng)先技術(shù)，使我們能為電子系統(tǒng)開發(fā)人員帶來創(chuàng)新的，讓FPGA的優(yōu)勢進一步深入到他們的制造流程。”

ISE 13.1設計套件目前已向客戶推出試用版，利用其提供的軟件支持，28nm -7 LX產(chǎn)品將成為全球首個多芯片F(xiàn)PGA，其邏輯容量是目前賽靈思帶串行收發(fā)器的最大型40nm FPGA的3.5倍以上，同時也是最大競爭型的帶串行收發(fā)器28nm FPGA的2.8倍以上。該產(chǎn)品采用了業(yè)界領(lǐng)先的微凸塊(micro-bump)組裝技術(shù)、賽靈思公司專利FPGA創(chuàng)新架構(gòu)，以及的硅通孔(TSV)技術(shù)以及賽靈思的專利FPGA創(chuàng)新架構(gòu)。在同一應用中，相對于采用多個具有不同封裝的FPGA而言，28nm -7 LX大大降低了功耗、系統(tǒng)成本及電路板的復雜性。

研究及發(fā)展資深副總經(jīng)理蔣尚義博士指出：“與傳統(tǒng)的單芯片F(xiàn)PGA相比，采用多芯片封裝的FPGA提供了一個創(chuàng)新的方法，不僅實現(xiàn)了大規(guī)模的可編程性、高度的可靠性，還提高了熱梯度和應力容限特性。通過采用TSV技術(shù)以及硅中介層實現(xiàn)硅芯片堆疊方法，賽靈思預期基于良好的設計測試流程，可大大降低風險，順利走向量產(chǎn)。通過該流程，公司將滿足設計執(zhí)行、制造驗證以及可靠性評估等。”

在賽靈思堆疊硅片互聯(lián)結(jié)構(gòu)中，數(shù)據(jù)在一系列相鄰的FPGA芯片上通過10,000多個過孔走線。相對于必須使用標準I/O連接在電路板上集成兩個FPGA而言，堆疊硅片互聯(lián)技術(shù)將單位功耗芯片間連接帶寬提升了100倍，時延減至五分之一，而且不會占用任何高速串行或并行I/O資源。通過芯片彼此相鄰，并連接至球形柵格陣列，賽靈思避免了采用單純的垂直硅片堆疊方法出現(xiàn)的熱通量和設計工具流問題。賽靈思基礎(chǔ)FPGA器件采用28nm HPL(高性能低功耗)工藝技術(shù)，為FPGA芯片集成提供了功耗預算理想的封裝方法。

賽靈思的堆疊硅片互聯(lián)技術(shù)服務于處于新一代電子系統(tǒng)核心地位的要求最高的FPGA應用。該技術(shù)具有超高帶寬、低時延和低功耗互聯(lián)等優(yōu)異特性，使客戶不僅能夠通過與單片F(xiàn)PGA器件采用的同一方法來實現(xiàn)應用；利用軟件內(nèi)置的自動分區(qū)功能實現(xiàn)按鈕式的簡便易用性；而且還能支持層次化或團隊化設計方法，實現(xiàn)最高性能和最高生產(chǎn)力。

ARM公司系統(tǒng)設計部執(zhí)行副總裁兼總經(jīng)理John Cornish指出：“采用堆疊硅片互聯(lián)技術(shù)的-7 是FPGA發(fā)展史上一個重要里程碑，它使ARM能夠在單個FPGA中實現(xiàn)最新內(nèi)核和平臺。相對于多個FPGA方法而言，這將大大簡化我們的開發(fā)工作，降低功耗，并大幅提升了性能。我們的ARM Versatile SoC原型設計長期以來一直采用Virtex FPGA技術(shù)，這必將進一步鞏固我們的領(lǐng)先地位。”

IBS公司創(chuàng)始人兼首席執(zhí)行官Handel H. 博士指出：“賽靈思公司高效地采用了業(yè)經(jīng)驗證的TSV技術(shù)和低時延硅中介層架構(gòu)，用以擴展其FPGA產(chǎn)品的功能。賽靈思所采用的這些技術(shù)已經(jīng)在大規(guī)模制造領(lǐng)域長期運用，因此預計其成品將具備很高的的質(zhì)量和可靠性，客戶所承擔的風險也會非常低。”

賽靈思同業(yè)界領(lǐng)先的代工廠包括TSMC等在內(nèi)的外包組裝與測試合作伙伴建立了強大可靠的供應鏈，為芯片工藝提供強大支持。目前已向客戶推出試用版的ISE 13.1設計套件提供配套的軟件支持。預計首批產(chǎn)品將于2011年下半年開始供貨。