摘要： 為抑制電磁噪聲對懸浮控制系統(tǒng)的影響，介紹了一種通過避開噪聲持續(xù)時間進行a/d采樣的方法，詳細(xì)討論了該方法的原理與實現(xiàn)。實踐表明，它能有效地防止噪聲引入控制系統(tǒng)，提高系統(tǒng)的性能 　　關(guān)鍵詞： 懸浮控制 降噪 a/d采樣 fpga 　　在磁浮列車的工程實踐中，電磁噪聲的存在明顯降低了懸浮控制系統(tǒng)的性能，導(dǎo)致列車轉(zhuǎn)向架振動，同時電磁鐵因為電流變化迅速會產(chǎn)生很大的噪聲，因而必須采取措施減小噪聲的影響。但是，一般的濾波器設(shè)計并不能很好地解決問題。本文在分析傳感器信號中噪聲特性的基礎(chǔ)上，提出了通過避開主要噪聲持續(xù)時間進行a/d采樣的方法。實驗證明了該方法的有效性和實用性。

1 系統(tǒng)組成 　　懸浮控制系統(tǒng)由dsp、fpga、a/d轉(zhuǎn)換器、傳感器、功率斬波器和電磁鐵等單元組成?？刂频哪康氖潜３蛛姶盆F與軌道之間的距離恒定，為磁浮列車提供穩(wěn)定的支撐。系統(tǒng)結(jié)構(gòu)見圖1。其中a/d轉(zhuǎn)換器采用maxim公司的max125，它是一種帶同步鎖存的14位4輸入a/d轉(zhuǎn)換芯片，4路同時工作時最高采親友速率為76ksps，用于采樣傳感器的輸出信號。dsp采用adi公司的adsp2181，用于控制算法的計算。fpga采用altera公司的epf6016，用于產(chǎn)生pwm波和實現(xiàn)一些輔助功能。傳感器包括間隙傳感器和電流傳感器。功能驅(qū)動彩igbt組成的半h橋網(wǎng)絡(luò)，如圖2所示。功率管t1、t2由pwm波形驅(qū)動。pwm波為高電平時導(dǎo)通，低電平時關(guān)斷，功率管關(guān)斷時通過功率二極管d1、d2續(xù)流。圖中的a是吸引網(wǎng)絡(luò)，防止反沖電壓過高損壞器件。該電路的特點是：當(dāng)一個周期內(nèi)t1、t2導(dǎo)通時間小于50%時，電磁鐵上電流為0。 2 降噪算法原理 　　在懸浮控制系統(tǒng)中，噪聲具有其自身的顯著特片。觀察間隙、電流等傳感器的輸出信號可以看到，除了幅值不大的白噪聲外，主要是與斬波器pwm頻率相關(guān)的脈沖噪聲。圖3是試驗中示波器測量到的波形，其中2通道顯示的fpga輸出的pwm驅(qū)動波形，1通道顯示的是間隙傳感器的輸出波形。從該圖可以看出二者之間的對應(yīng)關(guān)系：傳感器輸出信號上的噪聲在每個pwm周期內(nèi)出現(xiàn)兩次，分別在pwm電平翻轉(zhuǎn)（低-高，高-低）1μs之后開始出現(xiàn)，時間大約持續(xù)3μs. 　　該噪聲是由功率管開關(guān)動作引起的，幅值很大是影響懸浮性能的主要噪聲。它并不是白噪聲，在時域上它是具有很大能量和一定寬度的脈沖，一旦被采樣到，就會對控制性能產(chǎn)生較大影響，甚至?xí)?dǎo)致系統(tǒng)失控；在頻域上，它的頻譜分布在從低頻到高頻的較大范圍內(nèi)，一般的濾波方法對其無能為力。 　　通常采用多次采樣取中間值的辦法來消除強噪聲的影響。這種方法在克服噪聲方面是有效的，但存在兩個缺點：（1）信號采集所需時間長，影響總的計算時間；（2）得出的信號序列不是等間隔的，無法對信號進行差分運算。這些缺點直接影響了控制器的設(shè)計，因而必須尋找新的解決途徑。 　　如前所述，懸浮控制系統(tǒng)中強噪聲出現(xiàn)的時刻與pwm波驅(qū)動信號密切相關(guān)。下面分析fpga中pwm波的產(chǎn)生機理。fpga中設(shè)置了兩個計數(shù)器，計數(shù)器1（tm1）產(chǎn)生固定頻率的脈沖，即pwm波的頻率，系統(tǒng)中是20khz;計數(shù)器2（tm2）的計數(shù)值由dsp寫入，對應(yīng)pwm波的高電平寬度，即控制量。參照圖4，當(dāng)tm1計滿時會同時觸發(fā)下列動作：（1）pwm波的輸出翻轉(zhuǎn)為高電平，驅(qū)動igbt；（2）啟動tm1從0開始計數(shù)；（3）啟動tm2從0開始計數(shù)。而當(dāng)tm2計滿后，會觸發(fā)pwm波的輸出翻轉(zhuǎn)為低電平，關(guān)斷igbt。

　　從圖4中可以看出兩點：（2）對應(yīng)tm1的計滿脈沖p11、p12...的噪聲是周期性的，且與pwm周期相同；（2）對應(yīng)tm2的計滿脈沖p21、p22...的噪聲也是每個pwm周期出現(xiàn)一次，但由于tm2每次計數(shù)的值不同，噪聲不是周期性的。 基于以上分析，本文提出了如下a/d要樣算法： (1)在每個pwm周期內(nèi)對信號進行一次a/d采樣。 (2)在fpga內(nèi)設(shè)置第三個計數(shù)器tm3。 (3)當(dāng)tm1的計滿脈沖到來時，啟動tm3從0開始計數(shù)。 (4)tm3的計數(shù)值設(shè)為5μs，用它的計滿脈沖去啟動a/d轉(zhuǎn)換。 (5)a/d芯片完成轉(zhuǎn)換后，通過中斷通知dsp讀取數(shù)據(jù)。 該算法的優(yōu)點是： 　　(1)每個pwm周期